從可編程器件發(fā)展看FPGA未來趨勢

2.1.4 從可編程器件發(fā)展看FPGA未來趨勢

可編程邏輯器件的發(fā)展歷史可編程邏輯器件的發(fā)展可以劃分為4個階段，即從20世紀70年代初到70年代中為第1段，20世紀70年代中到80年代中為第2階段，20世紀80年代到90年代末為第3階段，20世紀90年代末到目前為第4階段。

第1階段的可編程器件只有簡單的可編程只讀存儲器(PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦只讀存儲器(EEPROM)3種，由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。

第2階段出現(xiàn)了結(jié)構(gòu)上稍微復雜的可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)器件，正式被稱為PLD，能夠完成各種邏輯運算功能。典型的PLD由“與”、“非”陣列組成，用“與或”表達式來實現(xiàn)任意組合邏輯，所以PLD能以乘積和形式完成大量的邏輯組合。

第3階段賽靈思和Altera分別推出了與標準門陣列類似的FPGA和類似于PAL結(jié)構(gòu)的擴展性CPLD，提高了邏輯運算的速度，具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點，兼容了PLD和通用門陣列的優(yōu)點，能夠?qū)崿F(xiàn)超大規(guī)模的電路，編程方式也很靈活，成為產(chǎn)品原型設(shè)計和中小規(guī)模(一般小于10000)產(chǎn)品生產(chǎn)的首選。這一階段，CPLD、FPGA器件在制造工藝和產(chǎn)品性能都獲得長足的發(fā)展，達到了0.18 工藝和系數(shù)門數(shù)百萬門的規(guī)模。

第4階段出現(xiàn)了SOPC和SOC技術(shù)，是PLD和ASIC技術(shù)融合的結(jié)果，涵蓋了實時化數(shù)字信號處理技術(shù)、高速數(shù)據(jù)收發(fā)器、復雜計算以及嵌入式系統(tǒng)設(shè)計技術(shù)的全部內(nèi)容。賽靈思和Altera也推出了相應(yīng)SOCFPGA產(chǎn)品，制造工藝達到65nm ，系統(tǒng)門數(shù)也超過百萬門。并且，這一階段的邏輯器件內(nèi)嵌了硬核高速乘法器、Gbits差分串行接口、時鐘頻率高達500MHz的PowerPC?微處理器、軟核MicroBlaze、Picoblaze、Nios以及NiosII，不僅實現(xiàn)了軟件需求和硬件設(shè)計的完美結(jié)合，還實現(xiàn)了高速與靈活性的完美結(jié)合，使其已超越了ASIC器件的性能和規(guī)模，也超越了傳統(tǒng)意義上FPGA的概念，使PLD的應(yīng)用范圍從單片擴展到系統(tǒng)級。未來，賽靈思高層透露，該公司正在研制采用全新工藝的新型FPGA，這種FPGA將集成更大的存儲單元和其他功能器件，F(xiàn)PGA正向超級系統(tǒng)芯片的方向發(fā)展！2月5日，賽靈思發(fā)布了采用40nm和45nm的Spartan－6和Virtex－6 FPGA系列，并開啟了目標設(shè)計平臺這一新的設(shè)計理念，相信FPGA的應(yīng)用會得到更大的發(fā)展！