FPGA開發(fā)要掌握的六大基礎知識(3)
Xilinx FPGA開發(fā)軟件為ISE.現(xiàn)在其版本更新比較快,大家現(xiàn)在常用的版本都在ISE12.1了。
本文引用地址:http://www.ex-cimer.com/article/201710/365653.htm使用ISE開發(fā)FPGA,需要根據(jù)自己的設計內(nèi)容和設計目標設置,在開發(fā)軟件中設置一些參數(shù)。這些參數(shù)對成功開發(fā)可以說必不可少。
常用選項之一: Keep Hierachy。該參數(shù)有3個值:NO、YES、Soft.
在使用Chipscope進行調(diào)試時,如果是采用的網(wǎng)表插入ICON的方法的話,或者是為了便于調(diào)試,最好是保留設計的層次結(jié)構,選擇Yes或Soft。Yes與Soft的區(qū)別是:
Keep Hierachy =Yes:對Debug階段有用,XST會根據(jù)層次綜合而不打破層次優(yōu)化,所有寄存器名字都以名字排列,Traslate通過ucf文件可以很方面地找到需要的約束對象。
Keep Hierachy =Soft:則在綜合時保持層次,在MAP階段工具將打破層次關系;但INSTANCE名字還是保留。
在FPGA設計原型驗證階段,選YES會提高XST的綜合速度。
常用選項之二:register_duplicaTIon + max_fanout + equivalent_register_removal + resource_sharing - 允許自動復制寄存器,設置最大扇出,禁止資源共享。這4個選項是對MAP和PAR的效果影響最明顯的。不同的設計,他們的選擇
組合方式不盡相同。要看具體設計情況。下面是其中的一種開發(fā)策略。
當TIming不滿足時使用復制寄存器的方法通常能改善一些瓶頸。綜合器為了節(jié)省面積而做出的某些優(yōu)化可能導致對時序不利,因此關閉equivalent_register_removal和resource_sharing可能可以改善時序。
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