system generator入門筆記

System Generator是Xilinx公司進(jìn)行數(shù)字信號處理開發(fā)的一種設(shè)計(jì)工具，它通過將Xilinx開發(fā)的一些模塊嵌入到Simulink的庫中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可是設(shè)置定點(diǎn)信號的類型，這樣就可以比較定點(diǎn)仿真與浮點(diǎn)仿真的區(qū)別。并且可以生成HDL文件，或者網(wǎng)表，可以再ISE中進(jìn)行調(diào)用。或者直接生成比特流下載文件。能夠加快DSP系統(tǒng)的開發(fā)進(jìn)度。

用System Generator進(jìn)行仿真

1、必須包含的模塊：Gateway In、Gateway Out、System Generator、以及Xilinx定點(diǎn)運(yùn)算單元。

2、對于系統(tǒng)設(shè)計(jì)中有精確時鐘限制的外部接口模塊，使用System Generator設(shè)計(jì)不是最佳方法，此時可以利用HDL等方法實(shí)現(xiàn)，然后通過System Generator工具提供的Black Box導(dǎo)入Sysgen工程中即可。

System Generator Blockset

1、主要包括：Xilinx Blockset、Xilinx Preference Blockset 和 Xilinx XtremDSP Kit三個庫函數(shù)塊。

2、Xilinx Blockset包含了所有在Simulink中構(gòu)建數(shù)字信號處理系統(tǒng)和其他FPGA數(shù)字系統(tǒng)的模塊。

3、Xilinx Preference Blockset 是更高層次的模塊，都是由Xilinx Blockset中的模塊組成的，降低了開發(fā)難度，并且具有較高的可靠性。

信號數(shù)據(jù)類型

1、Xilinx Block的輸出格式可以設(shè)定為：Full precision和User-defined precision

Full precision：會在運(yùn)算中自動進(jìn)行位寬擴(kuò)展

User-defined precision：對輸出結(jié)果進(jìn)行截位（wrap）或飽和（saturate）處理（用戶設(shè)置）。

2、在System Generator中，點(diǎn)擊Format –> Port/Signal Displays –> Port Data Type 即可顯示每個模塊輸入輸出的數(shù)據(jù)類型。

3、當(dāng)Simulink無法確定數(shù)據(jù)類型和采樣速率時，會報(bào)錯，通常這種情況出現(xiàn)在有反饋的情況下。這時可以通過添加一個Assert模塊對信號進(jìn)行強(qiáng)制制定或重新定義。且不占用硬件資源。

4、Gateway In可以設(shè)定Sample Period，值越大，采樣點(diǎn)越少。一般來說，對于同一組Gateway In，sample period應(yīng)該是一樣的，即采樣率時一樣的。所以當(dāng)修改一個Gateway In的Sample Period時，記得同時更新同一級的Gateway In的Sample Period。

5、采樣率變換，利用模塊：Up sample和Down sample。System Generator中不同顏色代表不同的采樣率?？梢渣c(diǎn)擊Format –> Sample TIme Colors

利用Matlab產(chǎn)生測試向量

1、使用From Workspace block產(chǎn)生測試向量。注意數(shù)據(jù)必須是2xn矩陣：

colume 1 = TIme values

colume 2 = data values

例如：[1:101; sin(2*pi*[0:.01:1])]

2、使用To workspace block將sysgen數(shù)據(jù)輸出到MATLAB進(jìn)行分析

時鐘周期

1、Simulink system period為Simulink仿真時鐘周期，該周期必須是設(shè)計(jì)中所有采樣周期的最大公因子，比如系統(tǒng)中有3個采樣周期（2、3、4），那么Simulink system period為1。

2、如果FPGA系統(tǒng)時鐘周期是10ns，那么Simulink系統(tǒng)周期，2s、3s、4s三個采樣周期分別對應(yīng)FPGA器件實(shí)現(xiàn)時的10ns、20ns、30ns、40ns。另一種做法是將Simulink系統(tǒng)周期就定義成FPGA的系統(tǒng)周期，這樣省去了時鐘周期間的換算。

3、可以用Clock Enable Probe模塊來實(shí)現(xiàn)潛在的時鐘使能信號。