FPGA開發(fā)技巧之同步復位與異步復位的理解

前兩天和師兄討論了一下design rule其中提到了同步異步復位的比較這個常見問題，據說也是IC公司經常問到的一面試題。后來在網上看了些相關資料，終于在這一點有了比較清晰的感念，眼看就要實習了，唯恐同學們面試時陰溝里翻船，特此將這個問題總結如下（如果你對：你在設計中如何復位？為什么這樣復位？這兩個問題概念清晰，本貼可以略過）一、概念：同步復位：就是指復位信號只有在時鐘上升沿到來時，才能有效，否則無法完成對系統(tǒng)的復位工作。用verilog描述如下：always @ (posedge clk)begin if (!Rst_n) ... end異步復位：它是指無論時鐘沿是否到來，只要復位信號有效，就對系統(tǒng)進行復位。用Verilog描述如下：always @ (posedge clk or negedge Rst_n)begin if (!Rst_n) ...end二、各自的優(yōu)缺點：1. 同步復位的優(yōu)點大概有3條：a. 有利于仿真器的仿真。b. 可以使所設計的系統(tǒng)成為的同步時序電路，這便大大有利于時序分析，而且綜合出來的一般較高。c. 因為他只有在時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。缺點：a. 復位信號的有效時長必須大于時鐘周期，才能真正被系統(tǒng)識別并完成復位任務。同時還要考慮，諸如：clk skew組合邏輯路徑延時，復位延時等因素。b. 由于大多數的邏輯器件的目標庫內的DFF都只有異步復位端口，所以，倘若采用同步復位的話，綜合器就會在寄存器的數據輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。2. 異步復位優(yōu)點也有三條，都是相對應的a. 大多數目標器件庫的都有異步復位端口，因此采用異步復位可以節(jié)省資源。b. 設計相對簡單。c. 異步復位信號識別方便，而且可以很方便的使用FPGA的全局復位端口GSR。缺點：a. 在復位信號釋放(release)的時候容易出現(xiàn)問題。具體就是說：倘若復位釋放時恰恰在時鐘有效沿附近，就很容易使寄存器輸出出現(xiàn)亞穩(wěn)態(tài)，從而導致亞穩(wěn)態(tài)。b. 復位信號容易受到毛刺的影響。三、總結及推薦復位方式： 所以說，一般都推薦使用異步復位，同步釋放的方式，而且復位信號低電平有效。這樣就可以兩全其美了。也就是上文中所說的：“異步復位，同步釋放”。這就結合了雙方面的優(yōu)點，很好的克服了異步復位的缺點（因為異步復位的問題主要出現(xiàn)在復位信號釋放的時候，具體原因可見上文）。 具體實現(xiàn)并不難，這里列出一種方式：那就是在異步復位鍵后加上一個所謂的“reset synchronizer”,這樣就可以使異步復位信號同步化，然后，再用經過處理的復位信號去作用系統(tǒng)，就可以保證比較穩(wěn)定了。reset sychronizer的代碼如下：module Reset_Synchronizer( output reg rst_n, input clk, asyncrst_n); reg rff1;always @ (posedge clk , negedge asyncrst_n) begin if (!asyncrst_n) {rst_n,rff1} = 2b0; else {rst_n,rff1} = {rff1,1b1}; endendmodule大家可以看到，這就是一個dff，異步復位信號直接接在它的異步復位端口上（低電平有效），然后數據輸入端rff1一直為高電平1。倘若異步復位信號有效的話，觸發(fā)器就會復位，輸出為低，從而復位后繼系統(tǒng)。但是，又由于這屬于時鐘沿觸發(fā)，當復位信號釋放時，觸發(fā)器的輸出要延遲一個時鐘周期才能恢復成1’，因此使得復位信號的釋放與時鐘沿同步化。此外，還有一種方法更為直接，就是直接在異步復位信號后加一個觸發(fā)器，然后用D觸發(fā)器的輸出作為后級系統(tǒng)的復位信號，也能達到相同的效果。