采用EDA技術(shù)的數(shù)字頻率計(jì)系統(tǒng)原理分析

　　EDA技術(shù)是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件語言為系統(tǒng)邏輯描述的主要方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計(jì)，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。其設(shè)計(jì)的靈活性使得 EDA技術(shù)得以快速發(fā)展和廣泛應(yīng)用。本文以Max+PlusⅡ軟件為設(shè)計(jì)平臺(tái)，采用VHDL語言實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。

　　工作原理

　　眾所周知，頻率信號(hào)易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測(cè)量精度。因此，頻率檢測(cè)是電子測(cè)量領(lǐng)域最基本的測(cè)量之一。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即閘門時(shí)間為1 s。閘門時(shí)間可以根據(jù)需要取值，大于或小于1 s都可以。閘門時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長(zhǎng)，則每測(cè)一次頻率的間隔就越長(zhǎng)。閘門時(shí)間越短，測(cè)得的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。一般取1 s作為閘門時(shí)間。

　　數(shù)字頻率計(jì)的關(guān)鍵組成部分包括測(cè)頻控制信號(hào)發(fā)生器、計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路和顯示電路，其原理框圖如圖1所示。

　　測(cè)頻控制信號(hào)發(fā)生器

　　測(cè)頻控制信號(hào)發(fā)生器產(chǎn)生測(cè)量頻率的控制時(shí)序，是設(shè)計(jì)頻率計(jì)的關(guān)鍵。這里控制信號(hào)CLK取為1 Hz，2分頻后就是一個(gè)脈寬為1 s的時(shí)鐘信號(hào)FZXH，用來作為計(jì)數(shù)閘門信號(hào)。當(dāng)FZXH為高電平時(shí)開始計(jì)數(shù);在FZXH的下降沿，產(chǎn)生一個(gè)鎖存信號(hào)SCXH，鎖存數(shù)據(jù)后，還要在下次 FZXH上升沿到來之前產(chǎn)生清零信號(hào)CLEAR，為下次計(jì)數(shù)做準(zhǔn)備，CLEAR信號(hào)是上升沿有效。

　　計(jì)數(shù)器

　　計(jì)數(shù)器以待測(cè)信號(hào)FZXH作為時(shí)鐘，在清零信號(hào)CLEAR到來時(shí)，異步清零;FZXH為高電平時(shí)開始計(jì)數(shù)。本文設(shè)計(jì)的計(jì)數(shù)器計(jì)數(shù)最大值是99 999 999。

　　鎖存器

　　當(dāng)鎖存信號(hào)SCXH上升沿到來時(shí)，將計(jì)數(shù)器的計(jì)數(shù)值鎖存，這樣可由外部的七段譯碼器譯碼并在數(shù)碼管上顯示。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存器的位數(shù)應(yīng)跟計(jì)數(shù)器完全一樣，均是32位。

　　譯碼驅(qū)動(dòng)電路

　　本文數(shù)碼管采用動(dòng)態(tài)顯示方式，每一個(gè)時(shí)刻只能有一個(gè)數(shù)碼管點(diǎn)亮。數(shù)碼管的位選信號(hào)電路是74LS138芯片，其8個(gè)輸出分別接到8個(gè)數(shù)碼管的位選;3個(gè)輸入分別接到EPF10K10LC84-4(＄40.8200)的I／O引腳。

　　數(shù)碼管顯示

　　本文采用8個(gè)共陰極數(shù)碼管來顯示待測(cè)頻率的數(shù)值，其顯示范圍從O～99 999 999。