基于FPGA的軟硬件協(xié)同仿真加速技術(shù)

　　1 前言

　　在數(shù)字集成電路的設(shè)計中，當(dāng)設(shè)計工程師在用硬件描述語言（HDL：Hardware Description Language）完成設(shè)計之后，需要通過仿真來檢驗設(shè)計是否滿足預(yù)期的功能。在仿真中，設(shè)計工作師需要為設(shè)計項目建立一個測試平臺，這個測試平臺為設(shè)計項目提供盡可能完備的測試激勵，并提供可供觀測的輸出響應(yīng)，根據(jù)這些輸出響應(yīng)信息，設(shè)計工程師便可以判斷設(shè)計項目是否滿足預(yù)期的功能。在進行仿真工程時，設(shè)計工程師一般先對各個功能模塊進行仿真驗證，全部通過后再對整個系統(tǒng)設(shè)計進行仿真。當(dāng)設(shè)計工程師在仿真中發(fā)現(xiàn)錯誤，就需要進行仔細調(diào)試，找出錯誤發(fā)生的原因并加以修改。

　　隨著系統(tǒng)設(shè)計的復(fù)雜性不斷增加，當(dāng)設(shè)計集成度超過百萬門后，設(shè)計正確性的驗證比設(shè)計本身還要費勁，系統(tǒng)仿真的實時性很難滿足要求。在針對復(fù)雜電路進行軟件仿真時，系統(tǒng)的仿真時間往往需要占據(jù)大部分的設(shè)計時間。我們常常會為了仿真電路的某些功能，而不得不等上幾個小時甚至幾天。如何提高仿真效率，減少仿真復(fù)雜度，縮短仿真時間，將成為系統(tǒng)設(shè)計中的關(guān)鍵一環(huán).利用基于C語言的設(shè)計和驗證方法來代替?zhèn)鹘y(tǒng)的基于HDL語言設(shè)計的仿真，從而加快仿真速度，但是這種方法只適用設(shè)計的早期階段。為了方便而快速的實現(xiàn)仿真驗證，及時得到測試數(shù)據(jù)，本文提出運用硬件加速的思想，采用硬件仿真平臺和軟件仿真平臺相互通信，即通過主機上運行的仿真軟件與硬件平臺相結(jié)合，實現(xiàn)軟硬件協(xié)同加速仿真，仿真速度可以提高30倍。

　　2 軟硬件協(xié)同加速仿真

　　在傳統(tǒng)的設(shè)計與驗證過程中，設(shè)計工程師首先將復(fù)雜的系統(tǒng)逐模塊的用硬件描述語言表述，待所有模塊在仿真器上單獨驗證通過后，通過模塊間整合進行局部和整個設(shè)計的仿真，如圖1所示。

　　圖1 設(shè)計驗證進程

　　假設(shè)模塊Master和模塊Slave是整個復(fù)雜設(shè)計中的一部分。模塊Master負責(zé)把輸入數(shù)據(jù)進行數(shù)據(jù)處理，隨后把處理后數(shù)據(jù)發(fā)送到下一個模塊 Slave，Slave模塊完成一個功能復(fù)雜的算法運算，運算結(jié)束后把結(jié)果返回到模塊Master中，進行下一步操作，設(shè)計框圖如圖2所示。

　　圖2 設(shè)計例子框圖

　　設(shè)計工程師在完成模塊Master和模塊Slave的HDL設(shè)計后，用HDL 仿真器軟件分別對兩個模塊進行仿真驗證，模塊Master的仿真時間花費了五分鐘，模塊Slave花費了十五分鐘，兩個模塊進行聯(lián)合仿真花費了二十分鐘。如果設(shè)計不正確，則要對設(shè)計進行重新修改和仿真直到驗證通過為止，重復(fù)的仿真工作將要花費幾天甚至幾星期。為了縮短仿真時間，本文提出利用硬件加速的思想，對設(shè)計進行軟硬件協(xié)同加速仿真。模塊Master和模塊Slave的功能首先分別在軟件上仿真驗證通過，待模塊Slave經(jīng)綜合實現(xiàn)后，把模塊 Slave下載到硬件中，模塊Master仍然運行在軟件上，通過HDL仿真工具提供的外部接口實現(xiàn)軟硬件間的數(shù)據(jù)交互，進行模塊Slave和模塊 Master的聯(lián)合仿真驗證，一旦仿真通過，把模塊Master和模塊Slave都放入硬件中進行加速仿真驗證，這時兩個模塊的聯(lián)合仿真時間將大大縮短。

　　圖3加速仿真

　　本文描述的加速仿真技術(shù)實現(xiàn)框圖如圖3所示。DUT（Design Under Test）由可綜合的Verilog HDL語言設(shè)計完成。DUT綜合實現(xiàn)后，下載到現(xiàn)場可編程門陣列（FPGA：Field Programmable Gate Array）中進行加速仿真驗證。運行在HDL 仿真器上的測試文件TestBench給DUT發(fā)送測試激勵并響應(yīng)輸出信息，FPGA與HDL仿真器間的信息交換由仿真器提供的Verilog 編程語言接口（PLI：Programming Language Interface）來實現(xiàn)。Verilog PLI為Verilog代碼調(diào)用C語言編寫的函數(shù)提供了一種機制，它提供了C語言動態(tài)鏈接程序與仿真器的接口，可以實現(xiàn)C語言和Verilog語言的協(xié)同仿真。由于C語言在過程控制方面比Verilog語言有優(yōu)勢，可以用C程序來產(chǎn)生測試激勵和讀取信號的值。以Windows平臺為例，用戶通過運用C語言和Verilog PLI編寫接口函數(shù)，編譯代碼并生成動態(tài)鏈接庫（DLL：Dynamic Link Library），然后在由Verilog語言編寫的TestBench中調(diào)用這些函數(shù)。在執(zhí)行TestBench文件進行仿真時，TestBench中的C函數(shù)一旦鏈接成功，C函數(shù)將詳細信息傳遞給HDL仿真器，執(zhí)行C函數(shù)就可以像仿真Verilog代碼一樣進行仿真。這樣，設(shè)計工程師利用 Verilog PLI接口創(chuàng)建自己的系統(tǒng)調(diào)用任務(wù)和系統(tǒng)函數(shù)，就可以通過C語言編程對DUT進行輔助仿真，達到Verilog語法所不能實現(xiàn)的功能。

　　3 仿真實例

　　圖4 軟硬件協(xié)同加速仿真平臺框圖

　　軟硬件協(xié)同加速仿真平臺框圖如圖4所示。我們使用的主機配置為2.66GHz Intel Core2處理器和2GB內(nèi)存。軟件平臺HDL仿真器運行于主機上，完成對仿真過程的控制和檢測。HDL仿真器采用Mentor Graphics子公司Model Tech公司出品的ModelSim軟件，它全面支持VHDL和Verilog語言的IEEE標(biāo)準(zhǔn)，可以實現(xiàn)VHDL、Verilog以及VHDL- Verilog混合設(shè)計的仿真，還能夠與C語言一起實現(xiàn)對HDL設(shè)計文件實現(xiàn)協(xié)同仿真。同時，相對于大多數(shù)的HDL仿真軟件來說，ModelSim在仿真速度上也有明顯優(yōu)勢，并且它支持眾多的FPGA廠家?guī)?，是設(shè)計工程師做FPGA設(shè)計的RTL級和門級電路仿真的首選。

　　硬件平臺主要以FPGA為核心，采用了一片Xilinx公司推出的Virtex-5 XC5VSX95T-FF1136 芯片，它內(nèi)部有豐富的邏輯資源，包括14720片Slices，8784Kb的BlockRam，640片DSP 48E Slices，16個GTP 收發(fā)器，640個可配置 I/O 管腳。此外，該芯片內(nèi)嵌了一個PCI-express Endpoint Block 硬核。Xilinx公司提供的IP核endpoint Block Plus for PCIe解決方案適用于 Virtex-5 SXT FPGA架構(gòu)，該IP核例化了Virtex-5 SXT器件中內(nèi)嵌的Virtex-5 Integrated Block for PCI Express，為實現(xiàn)單片可配置PCI-express總線解決方案提供了可能。PCI-express總線作為下一代高性能I/O互聯(lián)技術(shù)和標(biāo)準(zhǔn)的局域I/O總線，將廣泛應(yīng)用于未來各種計算機平臺。

　　在實驗中，我們選用Xilinx公司的IP核FFT（Fast Fourier Transform）v6.0［8］模塊作為DUT，該FFT核配置成Pipelined Streaming I/O的方式，它可以實現(xiàn)對任意間隔或者連續(xù)數(shù)據(jù)幀的處理。FFT模塊在ModelSim軟件上運行的仿真結(jié)果波形如圖5所示。

　　圖5 IFFT模塊仿真波形

　　我們分別對DUT進行純軟件仿真和軟硬件協(xié)同加速仿真測試，實驗結(jié)果如圖6所示。仿真結(jié)果與主機配置、設(shè)計的復(fù)雜度以及仿真時鐘周期數(shù)有關(guān)。

　　圖6 實驗結(jié)果對比

　　4 結(jié)論

　　本文利用硬件加速的思想，提出了基于FPGA的軟硬件協(xié)同加速仿真技術(shù)。用可綜合的Verilog語言編寫的設(shè)計測試文件（DUT）經(jīng)綜合實現(xiàn)后，下載到 FPGA中，TestBench仍然運行在主機的仿真器ModelSim軟件上，通過Verilog編程語言接口（PLI）進行軟硬件間的數(shù)據(jù)交互，從而實現(xiàn)對DUT的軟硬件協(xié)同加速仿真。實驗結(jié)果表明，相對于純軟件仿真，運用軟硬件協(xié)同加速仿真技術(shù)仿真速度提高了30倍，這大大縮短了仿真時間，從而達到縮短設(shè)計周期的目的。

作者 江霞林，周劍揚，楊銀濤，林曉立