基于FPGA的通用位同步器設(shè)計(jì)方案
本文主要是先闡述傳統(tǒng)Gardner算法的原理,然后給出改進(jìn)后的設(shè)計(jì)和FPGA實(shí)現(xiàn)方法,最后對結(jié)果進(jìn)行仿真和分析,證明該設(shè)計(jì)方案的正確、可行性。
本文引用地址:http://www.ex-cimer.com/article/201710/367233.htm0 引言
數(shù)字通信中,位同步性能直接影響接收機(jī)的好壞,是通信技術(shù)研究的重點(diǎn)和熱點(diǎn)問題。通信系統(tǒng)中,接收端產(chǎn)生與發(fā)送基帶信號(hào)速率相同,相位與最佳判決時(shí)刻一致的定時(shí)脈沖序列,該過程即稱為位同步。常見的位同步方法包括濾波法和鑒相法。濾波法對接收波形進(jìn)行變換,使之含有位同步信息,再通過窄帶濾波器濾出,缺點(diǎn)是只適用于窄帶信號(hào)。最為常用的位同步方法是鑒相法,包括鎖相法和內(nèi)插法兩種。鎖相法采用傳統(tǒng)鎖相環(huán),需要不斷調(diào)整本地時(shí)鐘的頻率和相位,不適合寬速率范圍的基帶碼元同步。而內(nèi)插法則利用數(shù)字信號(hào)的內(nèi)插原理,通過計(jì)算直接得到最佳判決點(diǎn)的值和相位。
Gardner算法即是基于內(nèi)插法的原理,通過定時(shí)環(huán)路調(diào)整內(nèi)插計(jì)算的參數(shù),從而跟蹤和鎖定位同步信號(hào),該算法的優(yōu)點(diǎn)在于不需要改變本地采樣時(shí)鐘,可以適應(yīng)較寬速率范圍內(nèi)的基帶信號(hào),因而具有傳統(tǒng)方法不可替代的優(yōu)勢。Gardner算法的實(shí)現(xiàn)方法,為算法的應(yīng)用提供了基礎(chǔ)。Farrow結(jié)構(gòu)非常適合實(shí)現(xiàn)Gardner算法的核心,即內(nèi)插濾波器部分,其優(yōu)點(diǎn)是資源占用較少,且濾波器系數(shù)實(shí)時(shí)計(jì)算,便于內(nèi)插參數(shù)調(diào)整。定時(shí)誤差檢測,但在定時(shí)誤差檢測時(shí)需要信號(hào)中存在判定信息,并且對載波相位偏差敏感。不足進(jìn)行了改進(jìn),提出了GA-TED(Gardner TIming Error DetecTIon)算法,其優(yōu)點(diǎn)是不需要預(yù)知判定信息,且獨(dú)立于載波同步,并且適合FPGA 實(shí)現(xiàn)。改進(jìn)的Gardner 算法,并將其應(yīng)用于M-PSK 系統(tǒng)。提高了Gardner 算法的抗自噪聲能力,即降低了對本地時(shí)鐘的要求。
本文基于FPGA 平臺(tái)并采用Gardner 算法設(shè)計(jì),其中,內(nèi)插濾波器采用Farrow 結(jié)構(gòu),定時(shí)誤差檢測采用GA-TED算法。同時(shí)對傳統(tǒng)Gardner算法結(jié)構(gòu)進(jìn)行了改進(jìn),使環(huán)路濾波器和NCO的參數(shù)可由外部控制器設(shè)置,以適應(yīng)不同速率的基帶碼元,實(shí)現(xiàn)通用的位同步器的設(shè)計(jì)方案。此外,本設(shè)計(jì)方案還對FPGA 代碼進(jìn)行了優(yōu)化,節(jié)省了大量硬件資源。最后進(jìn)行了仿真和分析,給出了仿真結(jié)果,證實(shí)了該方案的可行性。
1 傳統(tǒng)Gardner 算法與改進(jìn)
1.1 傳統(tǒng)Gardner算法基本原理
傳統(tǒng)Gardner算法結(jié)構(gòu)如圖1所示。
在圖1中,輸入的連續(xù)時(shí)間信號(hào)x(t) 碼元周期為T,頻帶受限。在滿足奈奎斯特定理的條件下,接收端采用獨(dú)立時(shí)鐘對x(t) 進(jìn)行采樣。內(nèi)插濾波器計(jì)算出內(nèi)插值y(k),送至定時(shí)環(huán)路進(jìn)行誤差反饋和參數(shù)調(diào)整,并與控制器輸出的位同步脈沖BS一起送往解調(diào)器的抽樣判決器。
定時(shí)環(huán)路包含定時(shí)誤差檢測、環(huán)路濾波器和控制器。定時(shí)誤差檢測提取插值時(shí)刻和最佳判決時(shí)刻的誤差;該誤差經(jīng)環(huán)路濾波器濾除高頻噪聲后送給控制器;控制器計(jì)算插值時(shí)刻(即為位同步信號(hào)的2倍頻)和誤差間隔。插值時(shí)刻和誤差間隔用于調(diào)整內(nèi)插濾波器的系數(shù),使插值時(shí)刻盡可能與最佳判決點(diǎn)同相,最終實(shí)現(xiàn)位同步信號(hào)的提取。
1.2 改進(jìn)的Gardner算法結(jié)構(gòu)
從上節(jié)可以看出,傳統(tǒng)Gardner算法無法滿足較寬速率范圍基帶信號(hào)的位同步要求。為實(shí)現(xiàn)該要求,本設(shè)計(jì)在FPGA 平臺(tái)的基礎(chǔ)上,對算法實(shí)現(xiàn)結(jié)構(gòu)進(jìn)行了改進(jìn),改進(jìn)結(jié)構(gòu)如圖2所示。
圖2中,內(nèi)插濾波器采用Farrow結(jié)構(gòu)的FIR 濾波器實(shí)現(xiàn),濾波器系數(shù)實(shí)時(shí)計(jì)算;定時(shí)誤差檢測采用獨(dú)立于載波且采樣點(diǎn)較少的GA-TED 算法;環(huán)路濾波器、內(nèi)部控制器可由外部控制器設(shè)置參數(shù),基帶碼元速率變化時(shí),相應(yīng)參數(shù)可以隨之變化。因此,本設(shè)計(jì)可以滿足位同步器的通用性要求。
該同步器工作過程如下:外部控制器根據(jù)基帶碼元速率設(shè)置相應(yīng)參數(shù),通過外部控制器接口將控制、地址和數(shù)據(jù)信號(hào)分別送往分頻器、環(huán)路濾波器和內(nèi)部控制器。時(shí)鐘電路分別提供采樣時(shí)鐘和FPGA 時(shí)鐘,F(xiàn)PGA工作時(shí)鐘在片內(nèi)通過分頻器產(chǎn)生所需頻率的時(shí)鐘,供FPGA 各模塊使用。輸入連續(xù)時(shí)間信號(hào)x(t) 經(jīng)由獨(dú)立時(shí)鐘控制的ADC 進(jìn)行采樣,轉(zhuǎn)換為8 位數(shù)字信號(hào)送至FPGA 內(nèi),符號(hào)化后變?yōu)橛蟹?hào)數(shù)字序列,送入內(nèi)插濾波器模塊。內(nèi)插濾波器根據(jù)輸入信號(hào)的采樣值和內(nèi)部控制器給出的參數(shù)μk,在每個(gè)插值時(shí)刻kTI 計(jì)算出最佳判決點(diǎn)的內(nèi)插值y(kTI)。定時(shí)誤差檢測計(jì)算出誤差μτ (n),輸出至環(huán)路濾波器。環(huán)路濾波器依據(jù)當(dāng)前的參數(shù)設(shè)定,濾除噪聲并將誤差信息送給內(nèi)部控制器。內(nèi)部控制器以NCO為核心,根據(jù)處理后的誤差信息和設(shè)定的頻率字參數(shù)調(diào)整插值時(shí)刻kTi,使之盡可能接近最佳判決時(shí)刻,并輸出位同步脈沖BS,同時(shí)計(jì)算出誤差間隔μk 送給內(nèi)插濾波器,進(jìn)行內(nèi)插值計(jì)算,最終完成定時(shí)信息的恢復(fù)。
2 FPGA設(shè)計(jì)
2.1 整體結(jié)構(gòu)設(shè)計(jì)
根據(jù)圖2的算法結(jié)構(gòu),F(xiàn)PGA設(shè)計(jì)采用模塊化方式,整體結(jié)構(gòu)的頂層圖如圖3所示。
從圖3可以看到,該設(shè)計(jì)包含分頻器(DIV_FRE)、符號(hào)化(SYM)、內(nèi)插濾波器(INTERPOLATION)、定時(shí)誤差檢測(TED)、環(huán)路濾波器(LPF)、內(nèi)部控制器(INTER_CTL)和外部控制器接口的時(shí)序電路(EXTER_CTL)共7個(gè)模塊。其中,分頻器由片外晶振提供時(shí)鐘輸入,分頻后為片內(nèi)其他模塊提供相應(yīng)時(shí)鐘。其中碼元時(shí)鐘的分頻系數(shù)可由外部控制器通過接口進(jìn)行設(shè)置。符號(hào)化是將A/D采樣產(chǎn)生的無符號(hào)數(shù)轉(zhuǎn)換為有符號(hào)數(shù),以便后續(xù)模塊進(jìn)行帶符號(hào)的運(yùn)算。
外部控制器接口的時(shí)序電路將外部控制器送來的控制信號(hào)(ALE和RD)、地址信號(hào)(P2.0、P2.1)和數(shù)據(jù)信號(hào)(P0口)、轉(zhuǎn)換為FPGA 內(nèi)分頻器、環(huán)路濾波器和NCO的使能信號(hào)和參數(shù),實(shí)現(xiàn)對位同步器各參數(shù)的設(shè)置。
分頻器、符號(hào)化和外部控制器接口模塊實(shí)現(xiàn)較為簡單,不再贅述。而內(nèi)插濾波器、定時(shí)誤差檢測、環(huán)路濾波器和內(nèi)部控制器的實(shí)現(xiàn)較為復(fù)雜,且本設(shè)計(jì)通過采用相應(yīng)算法和改進(jìn)結(jié)構(gòu),實(shí)現(xiàn)了位同步器的通用性。本文將詳細(xì)闡述這些模塊的設(shè)計(jì)。
2.2 模塊詳細(xì)設(shè)計(jì)
2.2.1 內(nèi)插濾波器設(shè)計(jì)
內(nèi)插濾波器是完成算法的核心,它根據(jù)內(nèi)插參數(shù)實(shí)時(shí)計(jì)算最佳判決點(diǎn)的內(nèi)插值,即:
式中:mk 為內(nèi)插濾波器基點(diǎn)索引,決定輸入序列中哪些采樣點(diǎn)參與運(yùn)算,它由插值時(shí)刻kTi 確定;μk 為誤差間隔,決定了內(nèi)插濾波器的沖激響應(yīng)系數(shù)[1].kTi 和μk 的信息由內(nèi)部控制器反饋回來。
本設(shè)計(jì)的內(nèi)插濾波器采用基于4 點(diǎn)分段拋物線多項(xiàng)式的Farrow結(jié)構(gòu)實(shí)現(xiàn)。將式(1)變換為拉格朗日多項(xiàng)式,即令:
根據(jù)式(2)和(3),內(nèi)插濾波器程序?qū)崿F(xiàn)結(jié)構(gòu)如圖4所示。
從圖4可以看到,該結(jié)構(gòu)由1個(gè)移位器、5個(gè)觸發(fā)器、 8個(gè)相加器、2個(gè)乘法器組成,比直接型FIR節(jié)省10個(gè)乘法器、4個(gè)相加器的資源。其中,除以2的運(yùn)算采用數(shù)據(jù)移位實(shí)現(xiàn),避免使用除法器。輸入的8位數(shù)據(jù) x,計(jì)算后得到10位的內(nèi)插值y 輸出。由于內(nèi)部所有寄存器經(jīng)計(jì)算后,均采用最小位數(shù),有效地減少了Logic Elements資源的占用。
2.2.2 定時(shí)誤差檢測設(shè)計(jì)
定時(shí)誤差檢測程序采用獨(dú)立于載波相位偏差的GA-TED算法。該算法每個(gè)符號(hào)周期只需要兩個(gè)插值,每個(gè)碼元周期輸出一個(gè)誤差信號(hào)μτ (n) ,即:
其中,y(n) 表示第n 個(gè)碼元選通時(shí)刻的內(nèi)插值,前后兩個(gè)內(nèi)插值的插值代表誤差方向;y(n - 1 2) 表示第 n 個(gè)和第n - 1 個(gè)碼元的中間時(shí)刻內(nèi)插值,代表誤差大小。
FPGA實(shí)現(xiàn)時(shí),為避免乘法運(yùn)算,采用y(n) 和y(n - 1)的符號(hào)來代替實(shí)際值[8],即采用式(5)計(jì)算誤差信息:
根據(jù)式(5)進(jìn)行程序設(shè)計(jì),誤差的正負(fù)方向判斷采用case 語句,當(dāng)y(n) 和y(n - 1) 的符號(hào)位分別為“0”和“1”時(shí),y(n - 1 2)的符號(hào)位不變;當(dāng)符號(hào)位分別為“1”和“0”時(shí),y(n - 1 2) 的符號(hào)位取反;當(dāng)符號(hào)位為“0”“0”或“1”“1”時(shí),令輸出的μτ (n) = 0.TED程序在1 Ti 的時(shí)鐘控制下進(jìn)行運(yùn)算,最終得到29位誤差數(shù)據(jù),并以1 T 的速率即碼元速率輸出至環(huán)路濾波器電路。
2.2.3 環(huán)路濾波器設(shè)計(jì)
本文對Gardner算法中的環(huán)路濾波器進(jìn)行了改進(jìn),根據(jù)通用位同步器的要求,采用二階數(shù)字濾波器,并且開放濾波器參數(shù)(C1,C2 ) 和使能(c_en)端口,當(dāng)碼元速率變化時(shí),通過外部控制器來改變參數(shù),實(shí)現(xiàn)濾波器的通用性。濾波器結(jié)構(gòu)如圖5所示。
從圖5可以看到,濾波器的輸出為:
式中:Ko Kd 為環(huán)路增益;ζ 為阻尼系數(shù),取ζ =0.707;T 為采樣時(shí)間間隔,即相位調(diào)整間隔;ωn 為無阻尼振蕩頻率。
為減少資源占用,環(huán)路濾波器中的乘法運(yùn)算均采用移位方式實(shí)現(xiàn),處理后的誤差信息送給內(nèi)部控制器。
2.2.4 內(nèi)部控制器設(shè)計(jì)
內(nèi)部控制器根據(jù)定時(shí)誤差信息,調(diào)整插值頻率1 Ti和誤差間隔μk ,并輸出位同步脈沖BS,它包含NCO(Numerically Controlled Oscillator)和誤差間隔計(jì)算兩部分。該程序提供接口(頻率字fw 和使能端fw_en),外部控制器可以通過該接口輸入?yún)?shù)。
本設(shè)計(jì)中NCO 采用與文獻(xiàn)[10]類似的DDS(DirectDigital Synthesis)結(jié)構(gòu),其頻率控制字Fw 可由外部控制器設(shè)置,其結(jié)構(gòu)如圖6所示。
圖6中,M 為頻率控制字位數(shù),N 為相位累加器和相位寄存器的位數(shù)。這里取M = N = 23,采用遞減型的NCO,歸一化后相位累加器的累加值為:
式中:Fw 為頻率控制字;W (mk ) 為環(huán)路濾波器輸出的誤差信號(hào),二者由環(huán)路濾波器提供,決定了NCO的溢出周期。其中,當(dāng):
NCO 溢出信號(hào)即為提取出的位同步信號(hào)的2 倍頻(2BS),經(jīng)2分頻后可以得到位同步脈沖(BS)輸出,2BS同時(shí)作為內(nèi)插濾波器和誤差間隔計(jì)算的使能信號(hào)。
誤差間隔μk 在NCO 溢出后的下一個(gè)Ts 時(shí)刻進(jìn)行計(jì)算,環(huán)路鎖定時(shí):
將其截?cái)酁?位數(shù)據(jù)送給內(nèi)插濾波器。
本設(shè)計(jì)同時(shí)對代碼進(jìn)行了優(yōu)化,數(shù)據(jù)有效位的截取、內(nèi)插濾波器的結(jié)構(gòu)優(yōu)化、乘法采用移位計(jì)算代替等措施,有效地節(jié)省了硬件資源,優(yōu)化前和優(yōu)化后的資源占用情況對比見表1.
3 仿真和分析
3.1 Matlab仿真
本文采用Matlab對算法進(jìn)行理論仿真,輸入采樣值x(m) 為[-1,1]之間的隨機(jī)碼,采樣頻率上限為20 MHz,令碼元速率分別為2 Kb/s,600 Kb/s,10 Mb/s,環(huán)路濾波器、內(nèi)部控制器參數(shù)隨碼元速率變化。取內(nèi)插濾波器的插值輸出y(kTi) 做散射圖分析,驗(yàn)證對不同速率的基帶信號(hào),內(nèi)插值是否接近最佳判決值,如圖7所示。
從圖7可以看出,在基帶速率和采樣率滿足奈奎斯特定理的條件下,該仿真輸出的內(nèi)插值均集中在理想值 -1和1周圍,雖然有一定的模糊,且頻率越高,模糊程度越大,但碼元判決閾值在0值點(diǎn),所以判決值無需嚴(yán)格為±1,該圖表明對于較寬速率范圍內(nèi)的基帶信號(hào),輸出的插值均能夠較好地用于碼元判決,即算法正確。
3.2 FPGA仿真
在Quartus下對本設(shè)計(jì)進(jìn)行仿真?;鶐盘?hào)采用M 序列,由FPGA生成,令基帶碼速率分別為2 Kb/s,600 Kb/s,1 Mb/s,同時(shí)分頻器、NCO 及環(huán)路濾波器參數(shù)也做相應(yīng)設(shè)置,仿真結(jié)果如圖8所示。
在圖8中,x為基帶碼元序列,y為內(nèi)插值輸出,clk_t為基帶碼元時(shí)鐘,clk_bs為提取出的位同步信號(hào)。從圖中可以看到,clk_bs經(jīng)過定時(shí)環(huán)路調(diào)整,其上升沿逐漸向clk_t的下降沿(即最佳判決點(diǎn))靠近,且隨著基帶碼元速率的變化,clk_bs也會(huì)隨之變化,但其中心頻率與clk_t相同,相位與最佳判決點(diǎn)相差不超過半個(gè)碼元周期,可以進(jìn)行碼元判決,這表明本設(shè)計(jì)對2 Kb/s~1 Mb/s內(nèi)的基帶信號(hào),均可實(shí)現(xiàn)位同步。
4 結(jié)語
本文提出了一種基于FPGA的通用位同步器的設(shè)計(jì)方案。該設(shè)計(jì)方案中的同步器在傳統(tǒng)Gardner 算法的基礎(chǔ)上進(jìn)行了改進(jìn),其中,內(nèi)插濾波器采用Farrow結(jié)構(gòu),定時(shí)誤差檢測采用GA-TED算法,環(huán)路濾波器和內(nèi)部控制器參數(shù)可由外部控制器設(shè)置,因而實(shí)現(xiàn)了較寬速率范圍內(nèi)基帶碼元的位同步。仿真結(jié)果表明,該方案占用FPGA資源較少,并且在實(shí)際應(yīng)用中具有可靠有效性。
評(píng)論