基于ARM和FPGA的嵌入式數(shù)控系統(tǒng)設(shè)計(jì)

　　摘要：提出了一種基于ARM和FPGA的嵌入式數(shù)控系統(tǒng)設(shè)計(jì)方案。詳細(xì)介紹了ARM系統(tǒng)的軟硬件設(shè)計(jì)，基于FPGA的硬件精插補(bǔ)實(shí)現(xiàn)方法以及數(shù)控系統(tǒng)的加減速控制策略。該系統(tǒng)將ARM運(yùn)行速度快、計(jì)算精度高的優(yōu)點(diǎn)和FPGA內(nèi)部邏輯的在線可重構(gòu)性等特點(diǎn)相結(jié)合，提高了資源利用率和實(shí)時(shí)性，增強(qiáng)了數(shù)控系統(tǒng)的靈活性。仿真和實(shí)踐結(jié)果表明，整個(gè)控制系統(tǒng)具有實(shí)時(shí)性好、低成本、高性能等優(yōu)點(diǎn)。

　　0 引言

　　現(xiàn)有的數(shù)控系統(tǒng)中多采用工控機(jī)加運(yùn)動(dòng)控制卡的計(jì)算機(jī)數(shù)控系統(tǒng)方案進(jìn)行運(yùn)動(dòng)控制器的設(shè)計(jì)。隨著工控機(jī)整體功能日趨復(fù)雜，對(duì)運(yùn)動(dòng)控制系統(tǒng)的體積、成本、功耗等方面的要求越來(lái)越苛刻?，F(xiàn)有計(jì)算機(jī)數(shù)控系統(tǒng)在運(yùn)動(dòng)控制方面逐漸呈現(xiàn)出資源浪費(fèi)嚴(yán)重、實(shí)時(shí)性差的劣勢(shì)。此外，數(shù)控系統(tǒng)的開(kāi)放性、模塊化和可重構(gòu)設(shè)計(jì)是目前數(shù)控技術(shù)領(lǐng)域研究的熱點(diǎn)，目的是為了適應(yīng)技術(shù)發(fā)展和便于用戶開(kāi)發(fā)自己的功能。本文基于ARM和FPGA的硬件平臺(tái)，采用策略和機(jī)制相分離的設(shè)計(jì)思想，設(shè)計(jì)了一種具有高開(kāi)放性特征的嵌入式數(shù)控系統(tǒng)。該數(shù)控系統(tǒng)不僅具備了以往大型數(shù)控系統(tǒng)的主要功能，還具備了更好的操作性和切割性能，而且在開(kāi)放性方面優(yōu)勢(shì)更為突出，使數(shù)控系統(tǒng)應(yīng)用軟件具有可移植性和互換性。

　　1 基于ARM和FPGA的嵌入式數(shù)控系統(tǒng)整體方案

　　基于ARM和FPGA的嵌入式數(shù)控系統(tǒng)結(jié)構(gòu)如圖1所示。按照模塊劃分的思想，本文將控制器分為人機(jī)交互、插補(bǔ)算法和通信三部分。系統(tǒng)中 ARM采用三星公司推出的16／32位RISC微處理器S3C2440A，它采用了ARM920T內(nèi)核，核心頻率高達(dá)400MHz。FPGA采用 Xilinx公司Spartan 3E系列的XC3S250E。

　　
圖1 基于ARM+FPGA的嵌入式數(shù)控系統(tǒng)結(jié)構(gòu)

　　2 S3C2440A控制系統(tǒng)

　　ARM作為數(shù)控系統(tǒng)的控制核心主要負(fù)責(zé)對(duì)從數(shù)據(jù)存儲(chǔ)器中讀取或直接從上位PC或網(wǎng)絡(luò)獲得的零件加工代碼和控制信息進(jìn)行譯碼、運(yùn)算、邏輯處理，完成加工數(shù)據(jù)的粗插補(bǔ)以及人機(jī)界面和數(shù)據(jù)通信。ARM系統(tǒng)是整個(gè)數(shù)控系統(tǒng)的控制核心，在嵌入式操作系統(tǒng)的管理下，采用分時(shí)處理的方式實(shí)現(xiàn)整個(gè)系統(tǒng)的信息處理和粗插補(bǔ)運(yùn)算，通過(guò)鍵盤(pán)、觸摸屏等輸入裝置輸入各種控制指令，對(duì)數(shù)控系統(tǒng)的實(shí)時(shí)運(yùn)行狀態(tài)通過(guò)LCD、指示燈等顯示，實(shí)現(xiàn)人機(jī)友好交互?；?S3C2440A控制器有各種通信接口，包括RS232、RS485、以太網(wǎng)口、USB等接口模塊。通過(guò)這些接口實(shí)現(xiàn)文件傳輸和網(wǎng)絡(luò)控制。

　　嵌入式數(shù)控的軟件系統(tǒng)總體結(jié)構(gòu)如圖2所示。系統(tǒng)的軟件結(jié)構(gòu)主要分為兩部分：操作系統(tǒng)軟件和數(shù)控應(yīng)用軟件。由于數(shù)控系統(tǒng)是個(gè)實(shí)時(shí)多任務(wù)系統(tǒng)，實(shí)時(shí)性要求很高，為保證各個(gè)任務(wù)的協(xié)調(diào)執(zhí)行，本系統(tǒng)采用了μC／OS-II實(shí)時(shí)操作系統(tǒng)作為軟件平臺(tái)。

　　
圖2 嵌入式數(shù)控的軟件系統(tǒng)總體構(gòu)圖

　　要實(shí)現(xiàn)該操作系統(tǒng)在S3C2440A微處理器平臺(tái)上的正常運(yùn)行，需要修改與處理器類(lèi)型有關(guān)部分的代碼，操作系統(tǒng)移植需要完成的工作是改寫(xiě)三個(gè)文件，即改寫(xiě)文件0S_CPU．H、0S_CPU_A．ASM和OS_CPU_C．C。其中0S_CPU．H包括了用#define語(yǔ)句定義的，與處理器相關(guān)的變數(shù)、宏和類(lèi)型。0S_CPU_A．ASM中定義了幾個(gè)匯編語(yǔ)言函數(shù)，包括中斷服務(wù)程序的中斷向量地址等。如果某些C編譯器允許在C語(yǔ)言中直接插入?yún)R編語(yǔ)言語(yǔ)句，就不一定需要，用戶可以把所需的匯編語(yǔ)言代碼直接放到OS_CPU_C．C文件中。

　　3 ARM和FPGA的接口設(shè)計(jì)

　　為使系統(tǒng)能夠按照預(yù)期設(shè)計(jì)良好工作，首先要從硬件上實(shí)現(xiàn)ARM和FPGA之間的可靠通信。本文采用的方案是在FPGA上實(shí)現(xiàn)SRAM時(shí)序，將FPGA作為一塊特殊的內(nèi)存設(shè)備掛接到ARM的內(nèi)存地址空間。這樣在ARM端只需要編寫(xiě)SRAM的驅(qū)動(dòng)程序就可以實(shí)現(xiàn)對(duì)FPGA端的數(shù)據(jù)寫(xiě)入和讀取。

　　3.1 SRAM時(shí)序

　　SRAM時(shí)序分為讀時(shí)序和寫(xiě)時(shí)序兩種。當(dāng)CPU對(duì)SRAM進(jìn)行讀操作時(shí)，首先會(huì)在地址線上寫(xiě)入正確的地址信號(hào)，接著是對(duì)SRAM芯片的片選信號(hào)，然后是對(duì)芯片的讀信號(hào)，之后經(jīng)過(guò)一定的振蕩期后CPU在數(shù)據(jù)線上讀到穩(wěn)定的有效數(shù)據(jù)。

　　當(dāng)CPU對(duì)SRAM進(jìn)行寫(xiě)操作時(shí)，首先會(huì)在地址線上寫(xiě)入正確的地址線號(hào)，接著是對(duì)SRAM芯片的片選信號(hào)，然后是對(duì)芯片的寫(xiě)信號(hào)，在寫(xiě)信號(hào)上升沿之前CPU會(huì)在數(shù)據(jù)線上準(zhǔn)備好有效數(shù)據(jù)，以供SRAM芯片在寫(xiě)信號(hào)上升沿將數(shù)據(jù)寫(xiě)入相應(yīng)的地址單元。

　　3.2 FPGA端SRAM實(shí)現(xiàn)

　　ARM和FPGA的通信需要的接口信號(hào)有地址線A0-A15、數(shù)據(jù)線D0-D15、片選信號(hào)nCS，讀信號(hào)nRD和寫(xiě)信號(hào)new，每次需要實(shí)現(xiàn)16位數(shù)據(jù)的讀寫(xiě)。用Verilog硬件語(yǔ)言描述SRAM時(shí)序如下：

　　可知只有在片選信號(hào)、讀信號(hào)都拉低而寫(xiě)信號(hào)仍為高的情況下，才在data線上輸出地址線上對(duì)應(yīng)單元的數(shù)值，其他情況下FPGA都將data線置為高阻態(tài)，放棄對(duì)data線的控制。

　　4 基于FPGA的DDA精插補(bǔ)器設(shè)計(jì)

　　隨著FPGA器件及其開(kāi)發(fā)技術(shù)的日臻成熟，采用FPGA實(shí)現(xiàn)運(yùn)動(dòng)控制的方案顯示出巨大的潛力。由于FPGA的設(shè)計(jì)是并行的、多線程，而且具有在線可編程能力，兼?zhèn)淞怂俣瓤旌统杀镜偷膬?yōu)點(diǎn)，同時(shí)克服了專(zhuān)用處理器靈活性方面的不足?；贔PGA的DDA精插補(bǔ)器相對(duì)傳統(tǒng)的軟件插補(bǔ)具有強(qiáng)大的優(yōu)勢(shì)。

　　4.1 數(shù)字積分插補(bǔ)算法

　　目前比較成熟的數(shù)控插補(bǔ)算法有逐點(diǎn)比較法、最小偏差法和數(shù)字積分法等，數(shù)字積分法又稱(chēng)數(shù)字微分分析器（Digital Differential Analyzer，DDA）。采用該方法進(jìn)行插補(bǔ)，具有運(yùn)算速度快、邏輯功能強(qiáng)、脈沖分配均勻等特點(diǎn)，可實(shí)現(xiàn)一次、二次甚至高次曲線插補(bǔ)，易于實(shí)現(xiàn)多軸聯(lián)動(dòng)。

　　數(shù)字積分插補(bǔ)算法是將函數(shù)的積分運(yùn)算轉(zhuǎn)換成變量的求和運(yùn)算。如果所選擇的脈沖當(dāng)量足夠小，則用求和運(yùn)算代替積分所引起的誤差可以不超過(guò)允許的數(shù)值。采用兩個(gè)寄存器（函數(shù)寄存器和累加寄存器）和一個(gè)全加器構(gòu)成數(shù)字積分器，將單位周期選得足夠小，每單位周期都向累加器累加函數(shù)寄存器中的數(shù)值，如果累加器溢出，就向外發(fā)送脈沖，實(shí)時(shí)地改變函數(shù)寄存器的值，就可以完成步進(jìn)電機(jī)的調(diào)速。DDA插補(bǔ)控制器設(shè)計(jì)的硬件描述語(yǔ)言程序的流程圖如圖3所示。

圖3 DDA插補(bǔ)控制器設(shè)計(jì)的硬件描述語(yǔ)言程序的流程圖

　　4.2 數(shù)字積分插補(bǔ)的FPGA實(shí)現(xiàn)

　　采用有限狀態(tài)機(jī)的設(shè)計(jì)方法，每個(gè)軸的數(shù)字積分插補(bǔ)均由一個(gè)三狀態(tài)機(jī)的積分累加器完成。本系統(tǒng)的FPGA開(kāi)發(fā)環(huán)境為Xilinx公司的 Xil inx ISE，并結(jié)合ModelSim仿真軟件對(duì)整個(gè)系統(tǒng)進(jìn)行了全面的功能驗(yàn)證。如圖4所示為DDA插補(bǔ)模塊的頂層RTL級(jí)原理圖，由圖5可知DDA插補(bǔ)模塊的輸入信號(hào)為各軸的起始坐標(biāo)以及時(shí)鐘信號(hào)和啟動(dòng)信號(hào)，輸出信號(hào)為各軸的脈沖信號(hào)和方向信號(hào)。

　　圖5 DDA插補(bǔ)模塊仿真波形

　　運(yùn)用ModelSim仿真軟件對(duì)DDA插補(bǔ)模塊進(jìn)行仿真驗(yàn)證。測(cè)試數(shù)據(jù)的起點(diǎn)坐標(biāo)為（0，0，0）終點(diǎn)坐標(biāo)為（8，15，11），仿真結(jié)果如圖5所示，顯示系統(tǒng)很好的完成了三軸的脈沖分配。

　　4.3 加減速控制模塊

　　加減速控制是數(shù)控系統(tǒng)的關(guān)鍵技術(shù)之一，也是實(shí)現(xiàn)數(shù)控系統(tǒng)高實(shí)時(shí)性的瓶頸。數(shù)控系統(tǒng)中，為了保證機(jī)床在啟動(dòng)或停止時(shí)不產(chǎn)生沖擊、失步、超程或振蕩，必須對(duì)進(jìn)給電機(jī)的脈沖頻率或電壓進(jìn)行加減速控制。即當(dāng)機(jī)床加速啟動(dòng)時(shí)，保證加在電機(jī)上的脈沖頻率逐漸增加；而當(dāng)機(jī)床減速停止時(shí)，保證加在電機(jī)上的脈沖頻率逐漸減小。目前，電機(jī)加減速的常用控制方法是梯形加減速控制和S形加減速控制。本次設(shè)計(jì)采用兩種控制方案以適應(yīng)不同工作場(chǎng)合的要求。

　　4.3.1 梯形加減速

　　梯形加減速是指在加減速過(guò)程中加速度為常數(shù)，速度曲線為梯形的加減速過(guò)程。梯形加減速控制算法簡(jiǎn)單、易于實(shí)現(xiàn)，但在加減速過(guò)程中加速度曲線不連續(xù)會(huì)導(dǎo)致驅(qū)動(dòng)機(jī)構(gòu)的振動(dòng)和沖擊。正常情況下梯形加減速運(yùn)動(dòng)過(guò)程如圖6所示分為加速段、勻速段和減速段三個(gè)階段。

　　
圖6 正常情況下梯形加減速運(yùn)動(dòng)過(guò)程

　　圖7所示為ModelSim對(duì)梯形加減速模塊的仿真結(jié)果，可以看到插補(bǔ)器輸出的脈沖速度曲線呈現(xiàn)梯形，輸出脈沖的頻率的大小隨速度的變化而變化，實(shí)現(xiàn)了電機(jī)的梯形調(diào)速。

　　
圖7 ModelSim對(duì)梯形加減速模塊的仿真結(jié)果

　　4.3.2 S形加減速

　　S形加減速是指在加減速時(shí)，加速度導(dǎo)數(shù)為常數(shù)，速度曲線為S形曲線的加減速過(guò)程。通過(guò)控制加速度導(dǎo)數(shù)來(lái)避免加速度突變，減小加工過(guò)程中由于加速度突變引起的機(jī)械系統(tǒng)振動(dòng)。S形曲線速度控制可以得到平滑的速度曲線，但算法復(fù)雜，運(yùn)算時(shí)間長(zhǎng)。

　　
圖8 S形加減速曲線圖

　　S形加減速中加速度相對(duì)加速度導(dǎo)數(shù)的變化規(guī)律相當(dāng)于直線加減速中速度相對(duì)加速度的變化規(guī)律。如圖8所示為S形曲線加減速的曲線圖，圖中從上到下依次為速度曲線、加速度曲線以及減速度曲線。從圖中可以看出，正常情況下S形加減速分為：加加速段、勻加速段、減加速段、勻速段、加減速段、勻減速段和減減速段七個(gè)階段。加速度連續(xù)，調(diào)速光滑，不會(huì)導(dǎo)致驅(qū)動(dòng)機(jī)構(gòu)的振動(dòng)和沖擊。

　　
圖9 ModelSim對(duì)S形加減速模塊的仿真結(jié)果

　　圖9所示為ModelSim對(duì)S形加減速模塊的仿真結(jié)果，可以看到插補(bǔ)器輸出的脈沖速度曲線呈現(xiàn)梯形，輸出脈沖的頻率的大小隨速度的變化而變化，實(shí)現(xiàn)了電機(jī)的S形調(diào)速。

　　5 結(jié)束語(yǔ)

　　本文給出了一種基于ARM和FPGA的開(kāi)放性的嵌入式數(shù)控系統(tǒng)，突破了傳統(tǒng)的計(jì)算機(jī)數(shù)控系統(tǒng)架構(gòu)，采用ARM處理器S3C2440A和 FPGA器件XC3S25 0E和μC／OS-II嵌入式實(shí)時(shí)操作系統(tǒng)組成的數(shù)控系統(tǒng)軟硬件平臺(tái)，充分利用了ARM微處理器的高速運(yùn)算能力與FPGA的快速配置能力，大大減少了系統(tǒng)的外圍接口器件，并具有良好的穩(wěn)定性、模塊化、可擴(kuò)展性、可移植性等特點(diǎn)，有利于實(shí)現(xiàn)數(shù)控系統(tǒng)的開(kāi)放化和網(wǎng)絡(luò)化，有效地降低了系統(tǒng)成本，適合我國(guó)數(shù)控系統(tǒng)發(fā)展的需要，具有廣闊的應(yīng)用前景。