DRAM核心設計的新舊存取技術(shù)差異

　　本文討論不同的存取技術(shù)對于DRAM在進行實體設計時所發(fā)生的改變，尤其是指由1電晶體+1電容器組成的儲存單元——DRAM的最小記憶單位…

　　不同的存取技術(shù)對于動態(tài)隨機存取存儲器(DRAM)在進行實體設計時將發(fā)生什么改變?當動態(tài)隨機存取存儲器(DRAM)中的儲存單元(storage cell)加上控制端點以及數(shù)據(jù)端點后，就被稱為1T1C DRAM單元;其中，控制端點也就是字組線(WL)，用于傳遞位址訊號，數(shù)據(jù)端點也就是位元線(BL)，用于傳遞數(shù)據(jù)值。

　　陣列結(jié)構(gòu)的差異

　　長期以來，對于DRAM單元陣列之中的位元線是使用差動對(differential pair)的樣式來配置，于是位元線就被區(qū)分成“+BL”以及“-BL”;本文將這樣的陣列結(jié)構(gòu)命名為差動式儲存陣列(Differential Storage Array)，包含這種陣列結(jié)構(gòu)的DRAM芯片就名為差動式DRAM芯片。相對于差動式儲存陣列，新的存取技術(shù)可使用單端的樣式來配置，于是位元線就是“BL”;本文將這樣的陣列結(jié)構(gòu)命名為單端式儲存陣列，包含這種陣列結(jié)構(gòu)的DRAM芯片就名為單端式DRAM芯片。

　　在圖1左上方呈現(xiàn)儲存單元的電路圖，這就是1T1C DRAM芯片的記憶單位。在圖1中，為了清楚比較差動式儲存陣列與單端式儲存陣列之間的差異，特別將上半部繪制成差動式儲存陣列，又將下半部繪制成單端式儲存陣列。這樣本是將位址空間設定為4，其中，連接定址電路的導線即是WL0至WL3。連接數(shù)據(jù)傳輸電路的導線對于差動式儲存陣列的設計是BL00 (+BL)以及BL10 (-BL)，它的數(shù)據(jù)寬度是2，并且必為偶數(shù)，但是單端式儲存陣列就止于BL0，它的數(shù)據(jù)寬度是1，可為奇數(shù)。差動式儲存陣列有復雜的導線連接方式，并且必須交錯連接位址線，這又被稱為奇偶連線，像那BL00就是配合WL0以及WL2來存取數(shù)據(jù)。

　　從圖 1可清楚看出單端式儲存陣列相對于差動式儲存陣列的優(yōu)勢，那就是簡單俐落地連接全部的導線，這在布局的時候可減輕繞線的工作量以及簡化儲存單元的排列;在實體電路中可去除差動對的電壓互相影響另一相對的儲存單元，也就是在進行存取時會互相影響那些在儲存單元之內(nèi)的電壓值，這原因歸于電晶體的泄漏電流。

　　圖1：差動式儲存陣列與單端式儲存陣列的差異

　　規(guī)格設計的差異

　　在規(guī)格設計上，DRAM芯片會配置許多儲存陣列，本文將這些儲存陣列所形成的布局區(qū)域命名為存儲器陣列，并且這一存儲器陣列又可分割出許多存儲器區(qū)塊，還可聚集這些存儲器區(qū)塊成一區(qū)塊簇(Block Cluster)。關(guān)于本文所提出的DRAM芯片是以圖2來呈現(xiàn)它的內(nèi)部架構(gòu)，這些存儲器區(qū)塊配置相同的定址空間，簡稱區(qū)塊空間，這一區(qū)塊空間包含多個與數(shù)據(jù)寬度相等的單端式儲存陣列，或是包含多個與半數(shù)數(shù)據(jù)寬度相等的差動式儲存陣列。在圖中有標記保持單元(Hold Cell)以及更新單元(Refresh Cell)，這需要分別配合主動保持(Active Hold)以及主動更新(Active Refresh)的功能。在存儲器區(qū)塊之內(nèi)包含更新控制器以及列解碼器即可經(jīng)由平行技術(shù)來執(zhí)行局部更新作業(yè)。

　　有許多因素可決定區(qū)塊空間(Sblock)，像是執(zhí)行更新作業(yè)的時脈頻率、等待更新作業(yè)完成的時間、執(zhí)行更新作業(yè)的間隔時間以及執(zhí)行存取作業(yè)的時間;以上這些因素分別簡稱為更新時脈頻率(fCrefresh)、等待時間(t_wait)、更新時間(t_refresh)以及存取時間(t_access)。區(qū)塊空間與數(shù)據(jù)寬度(W_data)的乘積就是存儲器區(qū)塊所含有的位元數(shù)，名為區(qū)塊容量(C_block)。這些因素之間的關(guān)系可由以下的數(shù)學方程式來表達，并隨附范例在后：

　　圖2：DRAM芯片內(nèi)部架構(gòu)

　　實體結(jié)構(gòu)的差異

　　在實體結(jié)構(gòu)中，單一儲存陣列上連接所有儲存單元的單一位元線，該金屬導線的長度以及寄生電容會限制區(qū)塊空間的最大值，這要從儲存陣列的布局以及儲存單元的特性來分析這些因素。圖3呈現(xiàn)有一實體結(jié)構(gòu)來示意金屬導線在晶粒上的布局，其中，側(cè)視圖呈現(xiàn)差動式儲存陣列將那些與+BL以及-BL連接的金屬導線放置在比較下面的金屬層，像是第一金屬層，在圖中以粗點線示意;單端式儲存陣列反而將那些與BL連接的金屬導線放置在比較上面的金屬層，像是第三金屬層，在圖中以細實線示意。頂視圖呈現(xiàn)差動式儲存陣列會加寬金屬導線來增加寄生電容;單端式儲存陣列反而要使用最小的線寬來去除寄生電容。

　　以下請對照圖3，當WL0或WL1使得電晶體導通之后，與其連接的電容器就會向BL或+BL或-BL放電，位元線的電流經(jīng)過一段金屬導線之后連接至數(shù)據(jù)驅(qū)動器以及數(shù)據(jù)接收器。那些寄生在金屬導線的全部電容在圖中被標記為“C_BL”，這電容量也關(guān)聯(lián)于實現(xiàn)回寫功能的硬體電路;圖中有一測試點(TP)用于探測儲存單元的儲存狀態(tài)，它的電壓值即是儲存電壓(V_storage)。當測試點的電荷逐漸移至金屬導線之時，測試點的電壓也會逐漸下降，除此之外，那些與位元線連接的電晶體皆有泄漏電流，甚至是數(shù)據(jù)驅(qū)動器的輸出端，因此，那些移至金屬導線的電荷又會被帶走。如果提高C_BL的電容量就能夠減緩電荷從金屬導線被帶走的速度，然而，金屬導線需要從測試點取得更多的電荷來累積足夠的電壓值，如此才能判斷數(shù)據(jù)值，此外會增加預充電的時間;這一現(xiàn)象會增加讀取作業(yè)的時間以及回寫作業(yè)的時間。如果C_BL的電容量能夠趨近于零即可縮短預充電的時間，但是那些移至金屬導線的電荷就會迅速流失，并且測試點的電壓值也會迅速歸零;這一現(xiàn)象如同發(fā)生了突波而導致數(shù)據(jù)接收器不能判斷數(shù)據(jù)值，然而，這有可能經(jīng)由增強數(shù)據(jù)接收器的整體效能而解決。這一寄生電容對于差動式儲存陣列而言是需要足夠大的電容量來判斷數(shù)據(jù)值，對于單端式儲存陣列反而期望得到最小的電容量，否則不止需要更長的回寫時間來恢復儲存狀態(tài)，也有可能需要更大的電容量來維持正在讀取之時的數(shù)據(jù)值，甚至無法判斷數(shù)據(jù)值。

　　區(qū)塊空間的最大值正比于數(shù)據(jù)接收器的整體效能，正比于那在儲存單元內(nèi)部的電容量(C_storage)，反比于金屬導線的寄生電容，反比于金屬導線的總阻抗值，反比于電流路徑之中的動態(tài)總泄漏電流(i_DTLC)，這涵意即是每當有一儲存陣列正在存取之時就會根據(jù)各儲存單元的儲存電壓值而動態(tài)地變化。經(jīng)由電容器的電荷分壓定律而能算出正在讀取數(shù)據(jù)之時那在位元線上的電壓值，亦即“V_BL(@reading)”，數(shù)學方程式如后，其中，“V_BL(@reading)”是那在位元線上的差異電壓值，“V_precharge”是預充電的電壓值，這電壓值在差動式儲存陣列是1/2V_dd，在單端式儲存陣列是0：

　　圖3：內(nèi)含2種儲存單元的實體結(jié)構(gòu)差異

　　儲存電壓的差異

　　在進入這段的主題之前要先清楚定義以下的名詞：“電源電壓(V_dd)”是位于儲存單元之外的供應電壓，也就是向著數(shù)字邏輯電路而供應正電壓的電源;“儲存電壓(V_storage)”是位于儲存單元之內(nèi)用于接收電壓值并且盡量維持其所對應的邏輯準位來提供讀取期間的數(shù)據(jù)值;“鑒別電壓(V_discerning)”是數(shù)據(jù)接收器在讀取期間或更新期間能夠?qū)ψ钗⑿〉碾妷鹤兓b別數(shù)據(jù)值的極限值;“最小雜訊邊界(V_margin〡MIN)”是數(shù)據(jù)接收器在讀取期間或更新期間內(nèi)受到各類雜訊的干擾時也能夠鑒別數(shù)據(jù)值的最小邊界電壓值，這些雜訊包含電源雜訊以及切換雜訊;“最小差異電壓(ΔV〡MIN))”等于鑒別電壓加上最小雜訊邊界，是在讀取期間或更新期間能夠在受到雜訊干擾之時也能被數(shù)據(jù)接收器鑒別數(shù)據(jù)值的最小儲存電壓，這電壓也會影響更新時間的極限值。另外，“單元電壓(V_cell)”是筆者發(fā)表有關(guān)SRAM的存取技術(shù)時所提出的一種供應電壓，這用途不同于儲存電壓。

　　圖4呈現(xiàn)差動式儲存陣列以及單端式儲存陣列的儲存電壓，并且突顯在單一儲存單元之中的差異。為了忽略不同的儲存陣列在存取技術(shù)上的差異，所以這電壓波形圖所對應到的硬體電路就是單一儲存單元。換言之，這是設定在相同的制程參數(shù)、電容量以及泄漏電流來比較關(guān)于儲存電壓的差異。

　　電晶體的閘極電壓(V_t)會使得儲存電壓低于電源電壓，如果逐漸增加電晶體的閘極電壓則可使得儲存電壓逐漸趨近電源電壓。差動式儲存陣列為了去除閘極電壓，于是在存取期間之內(nèi)會令字組線的電壓值至少到達電源電壓加上閘極電壓，使得最大的儲存電壓等于電源電壓。單端式儲存陣列除了可經(jīng)由上述的增壓方法來達到同樣的效果之外，尚可經(jīng)由多閘極電壓的制程技術(shù)來使用高閘極電壓的電晶體，如此還能減小泄漏電流。對于減小泄漏電流的電路也能使用三阱制程(triple-well process)來設計列解碼器的輸出驅(qū)動器，如此即可令字組線以負電壓截止電晶體。

　　圖4的電壓波形圖是呈現(xiàn)去除閘極電壓的影響而形成的工作狀態(tài)。在寫入期間之內(nèi)，差動式儲存陣列的儲存電壓會先到達預充電的電壓值，然后到達所被寫入的電壓值;然而，單端式儲存陣列沒有預充電的電壓值。在保持期間之內(nèi)，差動式儲存陣列的儲存電壓會逐漸趨近半倍的電源電壓值;然而，單端式儲存陣列是逐漸趨近最小的電壓值，亦即接地電壓值。由此看出單端式儲存陣列的更新時間大約是差動式儲存陣列的二倍。

　　圖5是為了突顯差動式儲存陣列與單端式儲存陣列之間的效益差異，所以這電壓波形圖呈現(xiàn)加入閘極電壓所形成的影響。在寫入期間之內(nèi)，最大的儲存電壓值低于電源電壓值，這影響了差動式儲存陣列的電壓對稱性。在保持期間之內(nèi)，對于差動式儲存陣列的儲存電壓，放電曲線比充電曲線更快到達半倍的電源電壓值，使得更新時間被迫縮短。由此看出單端式儲存陣列的更新時間超過差動式儲存陣列的二倍。

　　經(jīng)由上述的分析而得知一些會影響時間的因素，其中，泄漏電流是主要因素，并且正比于工作溫度。關(guān)于在差動式儲存陣列內(nèi)部單一單元的泄漏時間(tDleakage)以及在單端式儲存陣列內(nèi)部單一單元的泄漏時間(tSleakage)可由以下的數(shù)學方程式來表達，其中，“t_zeroing”代表單端式儲存單元在每次對儲存電壓執(zhí)行歸零的時間，亦即啟動主動保持功能的時間：

　　由于每當有一儲存陣列正在存取之時就會影響內(nèi)部各儲存單元的更新時間，所以其余儲存單元受到這一存取作業(yè)而被縮短了更新時間就名為收縮時間。差動式儲存陣列的收縮時間(σtDshrink)以及單端式儲存陣列的收縮時間(σtSshrink)可由以下的數(shù)學方程式來表達，其中，“t_precharge”代表預充電時間，“t_rdvwr”代表讀取或?qū)懭霑r間，“t_rewrite”代表回寫時間：

　　關(guān)于各種儲存陣列在工作中的動態(tài)更新時間(σt_refresh@working)可由以下的數(shù)學方程式來表達，并且動態(tài)更新時間不同于設計上的更新時間，其中，“T_access”代表執(zhí)行存取作業(yè)的次數(shù)：

　　圖4：儲存單元(不帶Vt)的儲存電壓比較

　　圖5：儲存單元(帶Vt)的儲存電壓比較

　　結(jié)論

　　差動式儲存陣列的存取電路很容易經(jīng)由習以為知的電路來實現(xiàn)，然而，單端式儲存陣列的存取特性對于數(shù)據(jù)接收器的設計是一重大的考驗，由此可推知1T1C DRAM單元在出現(xiàn)以來就是使用差動放大器來讀取數(shù)據(jù)。本文對于DRAM存取技術(shù)的改變而形成了這種單端式儲存陣列，乃是基于由三電晶體結(jié)合另一電阻器所組成的SRAM單元。簡言之，靜態(tài)減量技術(shù)成，動態(tài)存取特性同。在標準的CMOS制程技術(shù)下，當SRAM單元的電晶體數(shù)量減少至三顆的時候就少了些原有的特性，尤其是存取特性的迵異，并且類似于DRAM單元。