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          5G通信信號處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

          作者:田元鎖 張黎明 時間:2018-02-27 來源:電子產(chǎn)品世界 收藏
          編者按:5G試點(diǎn)工作進(jìn)展順利,預(yù)計(jì)2020年正式商用,峰值速率將達(dá)到每秒10 Gb,針對5G新技術(shù),數(shù)據(jù)傳輸技術(shù)已成為制約系統(tǒng)方案實(shí)現(xiàn)的關(guān)鍵因素,提出的高速數(shù)據(jù)傳輸技術(shù),采用高性能FPGA、高位寬、高采樣率的AD和DA,進(jìn)行相關(guān)接口優(yōu)化,驗(yàn)證了5Gbps光纖數(shù)據(jù)傳輸,為后續(xù)5G通信提供很好的參考測試、驗(yàn)證。

          作者 / 田元鎖1,2 張黎明1,2 1.中國電子科技集團(tuán)公司第四十一研究所(安徽 蚌埠 233000) 2.電子信息測量技術(shù)安徽省重點(diǎn)實(shí)驗(yàn)室(安徽 蚌埠 233000)

          本文引用地址:http://www.ex-cimer.com/article/201802/376163.htm

            *基金項(xiàng)目:國家科技重大專項(xiàng)(編號:2016ZX03002002)

            田元鎖(1983),男,碩士,工程師,研究方向:移動通信測試。

          摘要試點(diǎn)工作進(jìn)展順利,預(yù)計(jì)2020年正式商用,峰值速率將達(dá)到每秒10 Gb,針對新技術(shù),數(shù)據(jù)傳輸技術(shù)已成為制約系統(tǒng)方案實(shí)現(xiàn)的關(guān)鍵因素,提出的技術(shù),采用高性能FPGA、高位寬、高采樣率的AD和DA,進(jìn)行相關(guān)接口優(yōu)化,驗(yàn)證了bps光纖數(shù)據(jù)傳輸,為后續(xù)5G通信提供很好的參考測試、驗(yàn)證。

          0 引言

            移動通信網(wǎng)絡(luò)技術(shù)經(jīng)過多年爆發(fā)式增長,經(jīng)歷了2G、3G 和4G,每一代都有一個十年的發(fā)展周期[1]。工信部表示2017年5G技術(shù)研發(fā)進(jìn)入第二階段,目前已經(jīng)在3.4~3.6 GHz頻段開展5G系統(tǒng)技術(shù)研發(fā)試驗(yàn)。相關(guān)的5G通信測試儀器儀表必須擁有很高的傳輸能力和計(jì)算能力來處理數(shù)據(jù)傳輸。

            與傳統(tǒng)移動通信技術(shù)不同的是,5G的天線增強(qiáng)、波束成型和3D-MIMO等技術(shù)帶來更大的困難是設(shè)備體積越來越小、集成度越來越高。儀器儀表產(chǎn)業(yè)鏈如何加大技術(shù)創(chuàng)新應(yīng)對這些新的挑戰(zhàn),是5G商用進(jìn)展的關(guān)鍵。測試儀器儀表硬件性能指標(biāo),成為制約其信息處理能力的關(guān)鍵因素,隨著元器件性能的不斷提升,對于儀器儀表也帶來了質(zhì)的飛躍,所以性能指標(biāo)的高低決定了儀器儀表的核心處理能力 [2-5],本文采用高性能FPGA、高采樣率的AD和DA,進(jìn)行了相關(guān)接口優(yōu)化,驗(yàn)證了5 Gbps光纖數(shù)據(jù)傳輸。

          1 5G通信系統(tǒng)

          1.1 系統(tǒng)硬件構(gòu)成

            數(shù)據(jù)傳輸系統(tǒng)受制于其硬件處理能力[6-9],5G通信高速數(shù)據(jù)傳輸系統(tǒng)硬件平臺主要由獨(dú)立本振模塊、高性能AD/DA模塊、高性能FPGA+DSP+CPU模塊等組成。圖1為5G通信高速數(shù)據(jù)傳輸系統(tǒng)系統(tǒng)框圖,設(shè)計(jì)采用模塊化設(shè)計(jì)方法,在統(tǒng)一硬件與軟件平臺上實(shí)現(xiàn)和滿足不同的測試,單機(jī)能支持目前5G通信測試,也可以向下兼容多種通信制式測試,研究具有穩(wěn)定性高、一致性好、可擴(kuò)展性強(qiáng)等特點(diǎn)的高速數(shù)據(jù)傳輸系統(tǒng)。

             該系統(tǒng)的難點(diǎn)在于:

            1)在大帶寬情況下如何保證信號的頻率響應(yīng)、群時延特性和帶外抑制設(shè)計(jì)指標(biāo);

            2)將中頻信號無差別的解調(diào)為IQ數(shù)據(jù)流精確的設(shè)計(jì)實(shí)現(xiàn);

            3)5G通信的帶寬要求更高的中頻以及采樣速率,如何保證在高速采樣下的指標(biāo)和可靠性將是設(shè)計(jì)的又一挑戰(zhàn)。

            FPGA外圍電路接口如圖2所示,加載模塊、DDR、電源、時鐘模塊、光纖模塊等,時鐘模塊由AD9516提供,為了保持信號時鐘與本地時鐘一致。FPGA用的是Xilinx公司的XC7VX690T,該芯片GTH最高支持13.1 Gb/s,滿足GPRI接口中的9.830 G、6.144 G、3.072 G等速率要求。

          1.2 獨(dú)立本振設(shè)計(jì)

            本振設(shè)計(jì)最主要、最困難的是寬帶高性能第一本振設(shè)計(jì),整機(jī)的相噪指標(biāo)主要取決于第一本振。一般認(rèn)為,只要在變頻時不惡化接收到的通信信號矢量解調(diào)指標(biāo),就能滿足測試需求,通常只需要第一本振的相噪優(yōu)于-90 dBc/Hz@10 kHz,而對于本系統(tǒng),因?yàn)樾枰治龆嗤ǖ佬盘栙x形增益和天線矢量圖,所以對相位和時延有嚴(yán)格要求,同時,5G通信有新標(biāo)準(zhǔn)、新技術(shù)方案,對射頻通路的信號質(zhì)量也提出了高相噪要求,所以用于變頻的第一本振信號的相噪就需要很高的相噪指標(biāo),才能不帶來額外的測試誤差和不確定性,所以本系統(tǒng)要求-133 dBc/Hz@10 kHz的超高相噪指標(biāo)。

            本模塊設(shè)計(jì)主要難點(diǎn)是高指標(biāo)的射頻模塊設(shè)計(jì)和微波濾波器設(shè)計(jì),射頻模塊的頻率范圍在400 MHz~6 GHz內(nèi)變化,兼容目前5G測試頻段,本設(shè)計(jì)兼容其他通信制式,為了不影響OFDMA/SC-FDMA信號的質(zhì)量及IEEE 802.11 a/b/g/n/ac測試的要求,射頻信號帶寬將大于160 MHz,帶內(nèi)平坦度小0.5 dB。高速傳輸系統(tǒng)收發(fā)處理模塊如圖3所示。

          2 高速數(shù)據(jù)傳輸?shù)膶?shí)現(xiàn)

          2.1 高速數(shù)據(jù)接收通道設(shè)計(jì)

            高速數(shù)據(jù)接收通道的主要功能是將頻率范圍在400 MHz~6 GHz的射頻信號下變頻到適合的固定中頻頻率上,以供寬帶中頻處理模塊和信號分析模塊處理。其具體方案如圖4所示。射頻信號輸入首先前置低噪聲放大器,提升小信號接收靈敏度,然后經(jīng)過一個程控步進(jìn)衰減器,該衰減器主要功能是可根據(jù)信號電平調(diào)節(jié)衰減量,確保滿足后端電路處理要求。其后,信號經(jīng)過一個低通濾波器,濾除測量頻率范圍以外的干擾信號,以免引起假響應(yīng)。濾波后的信號進(jìn)入第一混頻器,這里采用了高中頻的上變頻方案,可有效解決鏡像、泄漏等問題,混頻后產(chǎn)生第一中頻。相應(yīng)的第一本振需要提供寬帶高本振信號,該本振信號經(jīng)過鎖相環(huán)與10 MHz頻率參考鑒相完成鎖定。混頻后的信號經(jīng)過一個帶通濾波器,濾除混頻器產(chǎn)生的其他雜散信號,同時考慮到需要處理的帶寬大于160 MHz,其1 dB帶寬設(shè)定為320 MHz。經(jīng)過帶通濾波器后的信號進(jìn)入第二混頻器,與固定本振頻率信號混頻,將第一中頻信號下變頻到第二中頻低中頻頻率上,經(jīng)過相關(guān)的濾波處理后,再經(jīng)過一系列雜散抑制、幅度補(bǔ)償和端口匹配后,輸送給信號分析模塊。

            射頻信號輸入首先前置低噪聲放大器,提升小信號接收靈敏度,然后經(jīng)過一個程控步進(jìn)衰減器,該衰減器主要功能是可根據(jù)信號電平調(diào)節(jié)衰減量,確保滿足后端電路處理要求。其后,信號經(jīng)過一個低通濾波器,濾除測量頻率范圍以外的干擾信號,以免引起假響應(yīng)。濾波后的信號進(jìn)入第一混頻器,這里采用了高中頻的上變頻方案,可有效解決鏡像、泄漏等問題,混頻后產(chǎn)生第一中頻。相應(yīng)的第一本振需要提供寬帶高本振信號,該本振信號經(jīng)過鎖相環(huán)與10 MHz頻率參考鑒相完成鎖定?;祛l后的信號經(jīng)過一個帶通濾波器,濾除混頻器產(chǎn)生的其他雜散信號,同時考慮到需要處理的帶寬大于160 MHz,其1 dB帶寬設(shè)定為320 MHz。經(jīng)過帶通濾波器后的信號進(jìn)入第二混頻器,與固定本振頻率信號混頻,將第一中頻信號下變頻到第二中頻低中頻頻率上,經(jīng)過相關(guān)的濾波處理后,再經(jīng)過一系列雜散抑制、幅度補(bǔ)償和端口匹配后,輸送給信號分析模塊。

          2.2 高速數(shù)據(jù)發(fā)射通道設(shè)計(jì)

            高速數(shù)據(jù)發(fā)射通道的主要功能是由基帶發(fā)生器模塊為當(dāng)前要實(shí)現(xiàn)的調(diào)制類型提供相應(yīng)格式的基帶信號,然后送給RF源的調(diào)制電路,產(chǎn)生載波400 MHz~6 GHz的OFDMA數(shù)字調(diào)制信號。

            LTE-Advanced下行鏈路采用OFDM多址方式實(shí)現(xiàn)。OFDM技術(shù)以子載波為單位進(jìn)行頻率資源的分配,R12版本中載波聚合技術(shù),可以通過聚合多個20 MHz的單元載波實(shí)現(xiàn)高達(dá)100 MHz的系統(tǒng)帶寬。

            本文通過MAC匯聚來實(shí)現(xiàn)最多載波數(shù)目的聚合功能,具體實(shí)現(xiàn)方式是在高速FPGA處理單元中采用優(yōu)化的DDC/DUC算法,將各載波的頻譜搬移到合適的位置,然后再進(jìn)行后續(xù)的處理,如圖5所示。

            射頻合成器模塊產(chǎn)生400 MHz~6 GHz的載波信號,然后同相功分成多路,保證MIMO 8×4信號同相處理,后送給IQ調(diào)制器的LO端口。同時中頻基帶模塊的輸出信號送給調(diào)制器的基帶信號輸入端口;調(diào)制器輸出RF端口為400 MHz~6 GHz的下行調(diào)制信號,該信號再通過多波段射頻濾波器組和數(shù)字穩(wěn)幅電路,最終傳送至天線。因此,寬帶IQ調(diào)制器實(shí)現(xiàn)400 MHz~6 GHz信號調(diào)制,功率范圍-140~15 dBm的射頻調(diào)制信號輸出。

          3 DDR3接口優(yōu)化

            大容量的DDR3對于高速數(shù)據(jù)處理來說,必不可少,為了更好的便于FPGA與DDR3之間數(shù)據(jù)傳輸,對于它們之間的接口進(jìn)行了相關(guān)優(yōu)化,其接口示意圖如圖6所示。

          4 相關(guān)實(shí)驗(yàn)結(jié)果

            5G通信高速數(shù)據(jù)傳輸測試模塊基帶收發(fā)1 x協(xié)議模式與4 x協(xié)議模式接口時序圖如圖7、圖8所示。

          5 結(jié)論

            本文實(shí)現(xiàn)了5G通信高速數(shù)據(jù)傳輸,通過SRIO1x和SRIO4x接口時序數(shù)據(jù)結(jié)果,得知,采用高性能FPGA、高位寬、高采樣率的AD和DA,實(shí)現(xiàn)高速數(shù)據(jù)傳輸是可行的,特別對于目前5G通信,為后續(xù)5G通信提供很好的參考測試、驗(yàn)證。

            參考文獻(xiàn):

            [1]余莉,張治中,程方,等.第五代移動通信網(wǎng)絡(luò)體系架構(gòu)及其關(guān)鍵技術(shù)[J].重慶郵電大學(xué)學(xué)報(自然科學(xué)版),2004,04:427-433.

            [2]唐禮紅.5 Gbps高速串行接口電路的研究與設(shè)計(jì)[D].國防科學(xué)技術(shù)大學(xué),2009.

            [3]陳陪陪.高速PLL的研究與設(shè)計(jì)[D].電子科技大學(xué),2016.

            [4]姜漫.10Gpbs/40Gpbs光纖通信技術(shù)研究與系統(tǒng)實(shí)現(xiàn)[D].中國科學(xué)院大學(xué),2012.

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            [8]王巍.基于FPGA的高速串行數(shù)據(jù)傳輸?shù)脑O(shè)計(jì)與實(shí)現(xiàn)[D].天津工業(yè)大學(xué),2016.

            [9]李正軍,周志權(quán),趙占鋒.基于FPGA的高速數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)[J].計(jì)算機(jī)測量與控制,2016,26(9):188-194.

            本文來源于《電子產(chǎn)品世界》2018年第3期第33頁,歡迎您寫論文時引用,并注明出處。



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