深度解讀基于USB接口VSAT基帶數(shù)據(jù)采集系統(tǒng)設計

0 引言

在眾多的衛(wèi)星通信系統(tǒng)中，VSAT(甚小口徑衛(wèi)星終端)衛(wèi)星通信系統(tǒng)由于具有眾多特點，近年來發(fā)展很快，特別在專業(yè)通信網(wǎng)領域存在廣闊的市場，利用此系統(tǒng)進行通信具有靈活性強、可靠性高、成本低、使用方便及小站可直接裝在用戶端等特點，并且VSAT用戶數(shù)據(jù)終端可直與計算機聯(lián)網(wǎng)，完成數(shù)據(jù)傳遞、文件交換、圖像傳輸?shù)韧ㄐ湃蝿?，從而擺脫了遠距離通信地面中繼站的問題，因此，此系統(tǒng)廣泛用于石油、銀行、鐵路、民航、軍事等行業(yè)。

在VSAT系統(tǒng)中，用戶終端通常是由數(shù)字衛(wèi)星接收機和計算機終端組成，數(shù)字衛(wèi)星接收機包括下變頻器、解碼器、FEC(前向糾錯)，解復用器、數(shù)字基帶處理器和頻率合成器等部分，接收機輸出的數(shù)據(jù)一般通過RS-232，RS-422/449以1.2kbit/s-64kbit/s的數(shù)據(jù)率交給計算機完成應用處理，有些高速衛(wèi)星數(shù)據(jù)接收設備解調以后，數(shù)據(jù)通過額外高速數(shù)據(jù)卡送入計算機。這種傳統(tǒng)的數(shù)據(jù)卡不僅安裝麻煩，且易受機箱內(nèi)環(huán)境的干擾，特別是這種卡通常只能接收單路數(shù)據(jù)，受計算機插槽數(shù)量和地址，中斷資源的限制，不可能掛接多個設備，因此，資源浪費尤其嚴重。

針對這種情況，本文結合衛(wèi)星接收設備數(shù)據(jù)采集的實際需要，設計了一種基于USB(通用串行總線)接口的USAT基帶數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)通過對USB接口控制邏輯的合理設計和芯片內(nèi)部FIFO的有效運用，充分應用了CPLD(復雜可編程邏輯器件)的靈活性，僅采用單片USB接口控制芯片就實現(xiàn)了對多路多速率數(shù)字信號的實時采集，這與以往采用USB集線器來實現(xiàn)對多路多速率數(shù)字信號采集的系統(tǒng)相比，具有成本低、實現(xiàn)方便等優(yōu)點。

該系統(tǒng)最多可同時采集8路數(shù)字信號，單路最高速率可達2Mbit/s，系統(tǒng)用于控制的CPLD采用Altera公司的EPM7128SLC84;USB接口控制芯片采用Cypress公司EZ-USB FX2系列CY7C68013。

1 系統(tǒng)原理

1.1 USB簡介

USB(通用串行總線)是一種應用在PC領域的新型接口技術，支持在主機與各種即插即用外設之間進行數(shù)據(jù)傳輸，它由主機預定傳輸數(shù)據(jù)的標準協(xié)議，在總線上的各種設備分享USB總線帶寬，它的主要優(yōu)點是：數(shù)據(jù)傳輸速率明顯快于一般的串口，支持控制傳輸、中斷傳輸、塊傳輸?shù)暮屯絺鬏?種傳輸方式，以滿足不同外設的需要，最多可連接127個外設，支持熱拔插和即插即用，占用的系統(tǒng)資源少(只占用1個IRP(I/O請求包));無總線競爭等。USB總線技術的提出就是想利用單一的總線技術來滿足多種應用領域的需要，USB1.1協(xié)議支持低速1.5Mbit/s和全速12Mbit/s兩種傳輸速度。2000年發(fā)布了USB2.0協(xié)議，它向下兼容USB1.1協(xié)議，但在USB1.1的基礎上有了質的提高，其理論傳輸速度可到480Mbit/s。

1.2 系統(tǒng)結構

該系統(tǒng)總體框架分采集控制部分、USB接口控制部分和主機3部分，系統(tǒng)框圖如圖1所示。

外部輸入的8路信號中時鐘、數(shù)據(jù)均為TTL電平，采集用的統(tǒng)一時鐘為3M赫茲，是由USB控制芯片的外部時鐘經(jīng)八分頻得到的。

系統(tǒng)的工作過程如下：每路信號在CPLD的控制下，按采集時鐘的統(tǒng)一節(jié)拍，各路信號的數(shù)據(jù)和時鐘都被采集進CPLD。在CPLD內(nèi)，先進行各路信號的時鐘上升沿檢測，如檢測到時鐘上升沿，則在相應路數(shù)的標志位置1，這表明此時采到的數(shù)據(jù)有效，若沒檢測到時鐘上升沿，則在相應路數(shù)地標志位置0，表明此時采集的數(shù)據(jù)無效，這樣形成的各路信號數(shù)據(jù)，再加上各路信號數(shù)據(jù)是否有效的標志，形成2字節(jié)的數(shù)據(jù)送入USB控制芯片的FIFO中，數(shù)據(jù)進入USB控制芯片后，通過USB接口將數(shù)據(jù)傳輸?shù)街鳈C，數(shù)據(jù)在主機中用軟件進行處理，按照各路信號數(shù)據(jù)是否有效的標志位，將有效數(shù)據(jù)取出，組合成各路數(shù)據(jù)。

數(shù)據(jù)送入主機時的格式如圖2所示，前一字節(jié)為各路信號數(shù)據(jù)是否有效的標志，緊跟著的字節(jié)為各路信號的實際數(shù)據(jù)，采用這種特殊的數(shù)據(jù)格式，以區(qū)分各路信號，便于采用統(tǒng)一的時鐘來實現(xiàn)對多路多速率數(shù)字信號的實時采集，從而減少了很多硬件電路，降低了成本和復雜性，實現(xiàn)更為方便，這也是本系統(tǒng)的一個創(chuàng)新點。

2 硬件構成

2.1 EZ-USB FX2(CY7C68013)芯片

CY7C68013屬于Cypress公司的FX2系列產(chǎn)品，它提供了對USB2.0的完整解決方案，該芯片雖然采用低價的8051單片機，但仍然能獲得很高的速度，主要包括USB2.0收發(fā)器、SIE(串行接口引擎)、增強型8051處理器、8.5KB的片上RAM，4KB FIFO存儲器、I/O口、數(shù)據(jù)總線、地址總線和GPIF(通用可編程接口)。

CY7C68013與外設有可編程接口GPIE和從FIFO兩種接口方式?？删幊探涌贕PIF是主機方式，可以由軟件設置讀寫控制波形，靈活性很大，幾乎可以對任何8bit/16bit接口的控制器、存儲器和總線進行數(shù)據(jù)的主動讀寫，使用非常靈活，從FIFO方式是從機方式，外部控制器可像對普通FIFO一樣對FX2的多層緩沖FIFO進行讀寫。在本設計中為了方便控制，采用從FIFO方式。

2.2 CPLD芯片EPM7128SLC84

在本設計中，所用的CPLD采用Altera公司的EPM7128SLC84。它屬于MAX7000系列，是Altera公司的基于第2代MAX結構的CPLD。它提供多達5000個可用門、128個宏單元，其引腳到引腳延時快達6ns。可以容納各種獨立的組合邏輯和時序邏輯功能，EPM7128S的優(yōu)點是它基于E2PROM，可以通過JTAG口進行在線編輯，設計者可將設計內(nèi)容從PC機上通過下載電纜和JTAG口對EPM7128S進行任意次修改，它有多達100個I/O引腳可供編程使用，方便系統(tǒng)擴展存儲空間和外設。

本系統(tǒng)使用EPM7128S的主要功能是對各路信號的時鐘上升沿進行檢測，另外還需要完成一些控制功能，完成各路信號數(shù)據(jù)的合路，形成特定的數(shù)據(jù)格式，送入USB控制芯片的FIFO中。

2.3 硬件連接

根據(jù)系統(tǒng)對數(shù)據(jù)傳輸?shù)乃俣群蛯崟r性的要求，配置CY7C6013的工作接口模式為從FIFO模式，硬件連接方式如圖3所示。

上一頁 1 2 下一頁