解讀FinFET存儲器的設(shè)計(jì)挑戰(zhàn)以及測試和修復(fù)方法

　　圖4：DesignWare STAR存儲器系統(tǒng)：針對制程優(yōu)化了的存儲器測試、修復(fù)診斷

每個(gè)STAR存儲器系統(tǒng)處理器的能力都足以處理芯片上的檢測、診斷和缺陷修復(fù)。連接和配置所有紫色方框可能比較耗時(shí)且容易出錯(cuò)，所以STAR存儲器系統(tǒng)還實(shí)現(xiàn)了以下工作的自動(dòng)化：

生成、插入和確認(rèn)配置

完成測試向量的生成

執(zhí)行故障分類

定位失效

糾錯(cuò)（如果可能）

Synopsys將所有這些自動(dòng)化步驟映射在FinFET工藝上，以便處理與FinFET存儲器有關(guān)的新的分類和失效問題。

自2012年起，Synopsys就一直與產(chǎn)業(yè)生態(tài)系統(tǒng)中得以較早接觸制程參數(shù)的存儲器設(shè)計(jì)人員合作。在多個(gè)FinFET廠家的配合下，Synopsys分析了他們的位單元，也檢查、驗(yàn)證了他們的模型，創(chuàng)建測試芯片并在Synopsys內(nèi)部實(shí)驗(yàn)室中直接對硅芯片進(jìn)行了分析。這個(gè)過程讓Synopsys加深了對FinFET缺陷問題的認(rèn)識，使Synopsys可以優(yōu)化STAR存儲器系統(tǒng)來解決它們。

因此，如今STAR存儲器系統(tǒng)已被使用在多個(gè)方面：

工藝開發(fā)：利用STAR存儲器系統(tǒng)特征化描述和理解晶圓制造工藝

IP鑒定：特征化描述和鑒定存儲器IP本身

SoC設(shè)計(jì)：將STAR存儲器系統(tǒng)納入SoC設(shè)計(jì)分析中，包括生產(chǎn)測試和修復(fù)

管理現(xiàn)場可靠性和老化：處理FinFET工藝中固有的、與鰭片突出和底層熱隔離有關(guān)的熱問題。SoC壽命中出現(xiàn)的問題可能是小到軟性錯(cuò)誤的小問題，它們可以通過糾錯(cuò)代碼（ECC）自動(dòng)糾正。但是高可靠性系統(tǒng)中的老化可能需要定期或在上電時(shí)使用STAR存儲器系統(tǒng)修復(fù)生產(chǎn)測試完成很久以后在現(xiàn)場出現(xiàn)的故障。

當(dāng)然，存儲器并非芯片上唯一需要測試的部分。還有邏輯模塊、接口IP模塊、模擬混合信號（AMS）模塊等（也需要測試）。Synopsys提供了一組能與STAR存儲器系統(tǒng)平滑整合的全面的測試和IP方案（圖5）。對于邏輯模塊，Synopsys提供的是DFTMAX？和TetraMax？。接口IP（如DDR、USB和PCIe）有自己的自測試引擎，但它們都能無縫地配合STAR層次化系統(tǒng)（Synopsys的系統(tǒng)級測試方案）一起工作。僅有針對單個(gè)模塊的解決方案是不夠的，SoC必須流暢地在頂層上工作。

　　圖5：Synopsys測試和良率解決方案：提高質(zhì)量、可靠性和良率

認(rèn)識FinFET存儲器故障和缺陷

理解如何測試和修復(fù)存儲器之前，設(shè)計(jì)人員需搞清楚存儲器失效的方式。比如，電阻性故障顯現(xiàn)出來的是邏輯上的性能問題，雖然邏輯通過了測試但無法全速工作。在存儲器中，電阻性故障可以表現(xiàn)為更加微妙的方式。這種故障可能只有在多次操作（一次寫入操作后接著幾次讀操作）之后才引起可檢測性的錯(cuò)誤，而不是在更標(biāo)準(zhǔn)的一次操作（一次讀操作）后。

設(shè)計(jì)人員還必須通過研究布局確定哪些錯(cuò)誤可能真正發(fā)生。在數(shù)字邏輯測試中，可以通過分析哪些金屬是相鄰的而且可能短路來大幅提高覆蓋率。在存儲器中通過分析信號線可能出現(xiàn)失效等問題所在位置的潛在電阻性短路亦可做到這點(diǎn)。這需要綜合研究布局和分析測試芯片，發(fā)現(xiàn)可能的故障。深度分析的需求是Synopsys在多家代工廠中運(yùn)行50多個(gè)FinFET測試芯片的理由之一。來自這些測試的信息用于改進(jìn)STAR存儲器系統(tǒng)。

圖6表明了FinFET工藝可能存在的幾種不同的缺陷類型。圖中每個(gè)晶體管只有一個(gè)鰭片，而實(shí)際上每個(gè)晶體管的鰭片通常不止一個(gè)。當(dāng)然，開路和短路都可能發(fā)生，但在FinFET中它們可能產(chǎn)生不同的表現(xiàn)：鰭片開路、柵極開路、鰭片粘連、柵極-鰭片短路等。每種情形都可能是硬開路或短路，也可能是電阻性的，其中高低不等的電阻值產(chǎn)生不同的表現(xiàn)。

　　圖6：潛在FinFET缺陷類型

分析布局后，設(shè)計(jì)人員必須研究拓?fù)浣Y(jié)構(gòu)，根據(jù)晶體管的物理結(jié)構(gòu)判斷故障是否真的會發(fā)生。

下一步對設(shè)計(jì)人員來說要從純晶體管上升一個(gè)層級。一個(gè)SRAM單元包含六個(gè)晶體管，所以要分析這個(gè)單元在內(nèi)部節(jié)點(diǎn)中的開路、可能發(fā)生的方式以及會產(chǎn)生什么結(jié)果。

下一個(gè)層次上的目標(biāo)是單元布局。比如，圖7表示六個(gè)晶體管SRAM單元中可能發(fā)生的所有可能的開路缺陷。第三，設(shè)計(jì)人員分析整個(gè)存儲器陣列的故障，如位線中的開路、字線之間的短路等等。最后，在模塊級上，整個(gè)存儲器，包括周圍的模塊（如地址解碼器）都需要檢驗(yàn)，就如同讀出放大器那樣。

實(shí)際分析通過缺陷注入繼續(xù)進(jìn)行。這基于GDS（版圖）本身。缺陷注入在版圖和SPICE模型上進(jìn)行，使用了針對每個(gè)庫的缺陷庫，然后觀察它們會如何表現(xiàn)。缺陷注入在所有14/16nm FinFET提供商的晶體管上進(jìn)行，不論是IDM還是代工廠。缺陷注入也在較高節(jié)點(diǎn)（如45nm和28nm）的平面工藝上進(jìn)行。

　　圖7：FinFET存儲器單元版圖中注入的開路缺陷實(shí)例

缺陷注入展示了每種缺陷的行為方式。接下來的任務(wù)就是通過測試序列識別（