DSP硬件設計需要知道的注意事項知多少？

數(shù)字信號處理芯片(DSP) 具有高性能的CPU(時鐘性能超過100MHZ)和高速先進外圍設備，通過CMOS處理技術(shù)，DSP芯片的功耗越來越低。這些巨大的進步增加了DSP電路板設計的復雜性，并且同簡單的數(shù)字電路設計相比較，面臨更多相似的問題。

以下是DSP硬件設計的一些注意事項，各位同仁可以參考。

時鐘電路選擇原則

1，系統(tǒng)中要求多個不同頻率的時鐘信號時，首選可編程時鐘芯片;

2，單一時鐘信號時，選擇晶體時鐘電路;

3，多個同頻時鐘信號時，選擇晶振;

4，盡量使用DSP片內(nèi)的PLL，降低片外時鐘頻率，提高系統(tǒng)的穩(wěn)定性;

5，C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片內(nèi)無振蕩電路，不能用晶體時鐘電路;

6，VC5401、VC5402、VC5409和F281x等DSP時鐘信號的電平為1.8V，建議采用晶體時鐘電路

未用的輸入/輸出引腳的處理

1，未用的輸入引腳不能懸空不接，而應將它們上拉活下拉為固定的電平

1)關(guān)鍵的控制輸入引腳，如Ready、Hold等，應固定接為適當?shù)臓顟B(tài)，Ready引腳應固定接為有效狀態(tài)，Hold引腳應固定接為無效狀態(tài)

2)無連接(NC)和保留(RSV)引腳，NC 引腳：除非特殊說明，這些引腳懸空不接，RSV引腳：應根據(jù)數(shù)據(jù)手冊具體決定接還是不接

3)非關(guān)鍵的輸入引腳，將它們上拉或下拉為固定的電平，以降低功耗

2，未用的輸出引腳可以懸空不接

3，未用的I/O引腳：如果確省狀態(tài)為輸入引腳，則作為非關(guān)鍵的輸入引腳處理，上拉或下拉為固定的電平;如果確省狀態(tài)為輸出引腳，則可以懸空不接

為什么要片內(nèi)RAM大的DSP效率高?

目前DSP發(fā)展的片內(nèi)存儲器RAM越來越大，要設計高效的DSP系統(tǒng)，就應該選擇片內(nèi)RAM較大的DSP。片內(nèi)RAM同片外存儲器相比，有以下優(yōu)點：

1)片內(nèi)RAM的速度較快，可以保證DSP無等待運行。

2)對于C2000/C3x/C5000系列，部分片內(nèi)存儲器可以在一個指令周期內(nèi)訪問兩次，使得指令可以更加高效。

3)片內(nèi)RAM運行穩(wěn)定，不受外部的干擾影響，也不會干擾外部。

4)DSP片內(nèi)多總線，在訪問片內(nèi)RAM時，不會影響其它總線的訪問，效率較高。

如何編寫DSP外部的Flash?

DSP的外部Flash編寫方法：

1.通過編程器編寫：將OUT文件通過HEX轉(zhuǎn)換程序轉(zhuǎn)換為編程器可以接受的格式，再由編程器編寫。

2.通過DSP軟件編寫：您需要根據(jù)Flash的說明，編寫Flash的編寫程序，將應用程序和編寫Flash的程序分別load到RAM中，運行編寫程序編寫。

DSP外接存儲器的控制方式

對于一般的存儲器具有RD、WR和CS等控制信號，許多DSP(C3x、C5000)都沒有控制信號直接連接存儲器，一般采用的方式如下：

1.CS有地址線和PS、DS或STRB譯碼產(chǎn)生;

2./RD=/STRB+/R/W; 3./WR=/STRB+R/W。

5V/3.3V如何混接?

DSP的發(fā)展同集成電路的發(fā)展一樣，新的DSP都是3.3V的，但目前還有許多外圍電路是5V的，因此在DSP系統(tǒng)中，經(jīng)常有5V和3.3V的DSP混接問題。在這些系統(tǒng)中，應注意：

1)DSP輸出給5V的電路(如D/A)，無需加任何緩沖電路，可以直接連接。

2)DSP輸入5V的信號(如A/D)，由于輸入信號的電壓》4V，超過了DSP的電源電壓，DSP的外部信號沒有保護電路，需要加緩沖，如 74LVC245等，將5V信號變換成3.3V的信號。

3)仿真器的JTAG口的信號也必須為3.3V，否則有可能損壞DSP。

DSP工作的基本條件：

1)DSP電源和地連接正確。

2)DSP時鐘正確。

3)DSP的控制信號RS和HOLD信號接高電平。

4)C2000的watchdog關(guān)掉。

5)不可屏蔽中斷NMI上拉高電平

6)READY引腳上拉高電平