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	 > 模擬技術 > 設計應用 > CMOS集成電路中電源和地之間的ESD保護電路設計
          
    
          

          

          


	
	
	

          
	
          
		
          
			
          CMOS集成電路中電源和地之間的ESD保護電路設計
          
						
          
				作者：
				時間：2018-08-08
				來源：網絡
				
				
				
				
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          摘　要：討論了3種常用的CMOS集成電路電源和地之間的ESD保護電路,分別介紹了它們的電路結構以及設計考慮,并用Hspice對其中利用晶體管延時的電源和地的保護電路在ESD脈沖和正常工作兩種情況下的工作進行了模擬驗證.結論證明:在ESD脈沖下,該保護電路的導通時間為380ns;在正常工作時,該保護電路不會導通,因此這種利用晶體管延時的保護電路完全可以作為CMOS集成電路電源和地之間的ESD保護電路.
          本文引用地址：http://www.ex-cimer.com/article/201808/385807.htm
          CMOS集成電路中電源和地之間的ESD保護電路設計.rar
          8c2f06c4708e7a60f7bce67b6f7c0576.rar(213.07 KB)
          
				
            
                
			
							
          
                
			              
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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