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          電源要求和電源解決方案的FPGA

          作者: 時(shí)間:2018-08-16 來(lái)源:網(wǎng)絡(luò) 收藏

          自動(dòng)翻譯,供參考

          本文引用地址:http://www.ex-cimer.com/article/201808/387005.htm

          電源要求和電源解決方案的FPGA

          現(xiàn)場(chǎng)可編程門陣列(FPGA)被發(fā)現(xiàn)在眾多的原型和低到中等批量產(chǎn)品的心臟。 FPGA的主要優(yōu)點(diǎn)是在開(kāi)發(fā)過(guò)程中的靈活性,簡(jiǎn)單的升級(jí)路徑,更快地將產(chǎn)品推向市場(chǎng),并且成本相對(duì)較低。一個(gè)主要缺點(diǎn)是復(fù)雜,用FPGA往往結(jié)合了先進(jìn)的系統(tǒng)級(jí)芯片(SoC)。

          這種復(fù)雜性使得電源上的苛刻要求。為了應(yīng)對(duì)這些挑戰(zhàn),電源需要幾個(gè)輸出和的效率和的清潔電力的組合。

          本文介紹的FPGA的特殊電源要求,說(shuō)明了如何設(shè)計(jì)這些聰明的芯片的電源,然后回顧了一系列的針對(duì)FPGA應(yīng)用的電源模塊。

          計(jì)算系統(tǒng)電源

          供電的FPGA看起來(lái)像一個(gè)完整的系統(tǒng)供電。電源設(shè)計(jì)工程師面臨的3到15的電壓軌供給(有時(shí)甚至更多)的挑戰(zhàn);而這僅僅是開(kāi)始。 FPGA是通常制造的使用需要低核心電壓的最新晶片制造技術(shù),但是電源也必須供電多個(gè)導(dǎo)軌特種塊和電路,提供多個(gè)電壓電平,對(duì)于高功率模塊供給額外的電流,和滿足噪聲敏感元件的要求。

          只是為了讓事情變得更加復(fù)雜,甚至FPGA的同一制造商可以差別很大,使其成為重要的是,工程師選擇每個(gè)芯片的最佳電源。這樣的選擇取決于多種因素,諸如電壓和功率需求為每個(gè)導(dǎo)軌,導(dǎo)軌'排序要求,以及系統(tǒng)的電源管理的需要。

          在設(shè)計(jì)一個(gè)FPGA電源的第一步驟是確定各個(gè)電壓軌和他們的要求。 FPGA供應(yīng)商通常會(huì)提供一個(gè)“銷單”,用于指定每個(gè)供電引腳連接到設(shè)備的電壓軌的電壓電平。例如,表1顯示了一些電壓軌Altera的Stratix IV GX FPGA。

          Type

          Voltage Value

          Voltage Name

          Description

          Share/Isolate

          FGPA voltages

          0.9 V

          VCC

          FPGA core power

          Share

          0.9 V

          VCCD_PLL

          PLL digital power

          Share/isolate

          1.2 V - 3.0 V

          VCCIO

          I/O supply voltage, banks 1-8

          Share

          ½ VCCIO

          VREF

          Input reference voltage, banks 1-8

          Share

          1.5 V

          VCCPT

          Programmable power technology

          Share/isolate

          1.8 V / 2.5 V / 3.0 V

          VCCPGM

          Configuration pin power

          Share

          2.5 V

          VCCCLKIN

          Differential clock input power

          Share

          2.5 V

          VCCA_PLL

          PLL analog power

          Share/isolate

          2.5 V

          VCCAUX

          Auxiliary power

          Share/isolate

          2.5 V

          VCCBAT

          Battery back up, connect to battery

          Isolate

          2.5 V / 3.0 V

          VCCPD

          I/O pre-driver power

          Share

          Transceiver voltages

          0.9 V

          VCCHIP

          Transceiver hard IP digital power

          Share

          1.1 V

          VCCR

          Transceiver receiver analog power

          Share/isolate

          1.1 V

          VCCT

          Transceiver transmitter analog power

          Share/isolate

          1.1 V

          VCCL_GXB

          Transceiver clock power

          Share/isolate

          1.4 V / 1.5 V

          VCCH_GXB

          Transceiver transmit output buffer power

          Share/isolate

          2.5 V / 3.0 V

          VCCA

          Transceiver high voltage power

          Share/isolate

          表1:電壓軌了Altera的Stratix IV GX的一個(gè)子集。 (Altera公司提供)

          從表1可以看出,F(xiàn)PGA的軌道在根據(jù)塊被供電在幾個(gè)不同的電壓運(yùn)行。要求通常包括核心(供電的內(nèi)部邏輯陣列),I / O(驅(qū)動(dòng)所述I / O緩沖器可以在銀行被分組,從一個(gè)不同的電壓的每個(gè)操作),鎖相環(huán)(PLL)(供電中的PLL核心),以及收發(fā)器(供給收發(fā)器,接收器和發(fā)射器中的數(shù)字和模擬電路)。

          一旦個(gè)人電壓軌已經(jīng)確定,下一步是計(jì)算的電流消耗依次在每個(gè)軌道上。目前抽簽共享軌應(yīng)在分析被添加到鐵路上來(lái),總該鐵路。 FPGA廠商通常提供的在線計(jì)算器用于這一目的。接著,工程師應(yīng)當(dāng)加起來(lái)所有構(gòu)成FPGA的,以便準(zhǔn)確地估計(jì)整個(gè)芯片的功耗的元件的功率消耗。

          計(jì)算的功率消耗后,下一步驟是檢查規(guī)范電壓變化容限和最大電壓紋波為每個(gè)軌道。這些參數(shù)通??梢栽贔PGA中的數(shù)據(jù)表中找到。

          負(fù)載調(diào)節(jié)規(guī)范確定的范圍內(nèi)(以mV)以內(nèi)的電壓調(diào)節(jié)器的輸出可能偏離了負(fù)載的變化。一個(gè)典型的規(guī)范負(fù)載調(diào)整為±5 mV時(shí),如果電源是由開(kāi)關(guān)型DC-DC電壓轉(zhuǎn)換器導(dǎo)出(“”)。這僅僅是一個(gè),如果在1.2 V指定的電壓軌0.4%的偏差

          電壓紋波從峰到峰測(cè)量以mV,其大小依賴于的電壓調(diào)節(jié)器提供所分析的特定軌道的設(shè)計(jì)。輸出濾波嚴(yán)重影響電壓 - (電流)紋波性能。 (見(jiàn)技術(shù)專區(qū)的文章“電容的選擇是關(guān)鍵,以良好的電壓調(diào)節(jié)器設(shè)計(jì)”。)大多數(shù)FPGA承受高達(dá)2%或軌電壓,這是非?,F(xiàn)代的的能力范圍之內(nèi)的好電壓紋波。

          開(kāi)關(guān)或?

          在FPGA電源設(shè)計(jì)過(guò)程的下一步驟是確定是否一個(gè)特定的軌道應(yīng)該由一個(gè)開(kāi)關(guān)調(diào)節(jié)器或線性調(diào)節(jié)器提供動(dòng)力。特別需要注意的是針對(duì)提供噪聲敏感的電路,如PLL和收發(fā)器電路的模擬電源軌。這些軌噪聲過(guò)大可能會(huì)危及電路的性能。

          提供無(wú)波動(dòng)功率,具有快速的響應(yīng),更簡(jiǎn)單易用,并采取比開(kāi)關(guān)設(shè)備的空間更小。它們是噪聲敏感的PLL和收發(fā)器軌道一個(gè)不錯(cuò)的選擇。主要的缺點(diǎn)是缺乏效率的,尤其是當(dāng)輸出電壓比輸入低了很多。

          開(kāi)關(guān)穩(wěn)壓器的高電源軌,他們的更高的效率低于噪音更重要的是更好的選擇。它們是數(shù)字核心邏輯和I供電不錯(cuò)的選擇/ FPGA中,其中電流的要求可以很容易地運(yùn)行到幾十安培的O操作。的開(kāi)關(guān)穩(wěn)壓器的缺點(diǎn)是,它比較復(fù)雜,體積較大,并且需要更多的外部元件。 (見(jiàn)技術(shù)專區(qū)的文章“了解優(yōu)勢(shì)和線性穩(wěn)壓器的缺點(diǎn)”。)

          由此產(chǎn)生的電源可以有點(diǎn)復(fù)雜,包括在“權(quán)力樹(shù)”(圖2)幾個(gè)開(kāi)關(guān)穩(wěn)壓器和線性穩(wěn)壓器。


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