基于FPGA的虛擬DPO設(shè)計(jì)

　　2.3.2時(shí)鐘電路

　　在本項(xiàng)目中，采用了National Semiconductor公司的高精度時(shí)鐘管理芯片LMK03033C。其時(shí)鐘抖動(dòng)的均方根值為500飛秒。該芯片內(nèi)置低噪聲鎖相環(huán)并且支持8路時(shí)鐘同步輸出，支持串行配置。每路輸出時(shí)鐘都帶有可編程的分頻比、延遲調(diào)整和輸出選擇模塊，最高輸出時(shí)鐘頻率1GHz，且可在 0 至 2.25ns 的范圍內(nèi)調(diào)節(jié)輸出延時(shí)，步進(jìn)為150ps。該芯片為高速ADC采集數(shù)據(jù)提供了精確的采樣時(shí)鐘。接口如圖5所示。

　　2.3.3采集控制和數(shù)據(jù)緩沖

　　模數(shù)轉(zhuǎn)換器輸出的高速數(shù)字信號(hào)在采集控制模塊的控制下寫入數(shù)據(jù)緩沖區(qū)，之后進(jìn)行數(shù)字熒光處理。如圖6所示。對(duì)于高速數(shù)字信號(hào)的控制和緩沖一般采用高速數(shù)字電路實(shí)現(xiàn)。一種方案是采用專用集成電路(ASIC)實(shí)現(xiàn)高速控制和數(shù)據(jù)緩沖。但是，專用集成電路成本極高，而且不能修改，一般用于經(jīng)過充分驗(yàn)證的，成熟的數(shù)字電路設(shè)計(jì)。另一種方案是采用高速FPGA。

　　現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array, FPGA)是一種含有可編程元件的設(shè)備，其速度一般比專用集成電路慢，但仍快于通用微處理器，適合做高速數(shù)據(jù)控制器。并且FPGA的可編程特性和低廉的價(jià)格適合項(xiàng)目初期開發(fā)階段的原型驗(yàn)證。

　　示波器的采集控制和數(shù)據(jù)緩沖模塊是在FPGA中完成的，該模塊根據(jù)用戶設(shè)定的觸發(fā)條件，從無限長(zhǎng)的波形信號(hào)中截取用戶感興趣的部分來顯示。數(shù)據(jù)存儲(chǔ)系統(tǒng)的存取控制模塊也在FPGA中實(shí)現(xiàn)。

　　2.4數(shù)字熒光處理模塊

　　數(shù)字熒光處理單元的主要工作有如下幾個(gè)方面：

　　(1) 進(jìn)行波形的熒光顯示，達(dá)到模擬示波器的熒光顯示效果

　　數(shù)字熒光示波器將采集到的波形進(jìn)行熒光顯示，通過波形亮度顯示長(zhǎng)時(shí)間內(nèi)信號(hào)出現(xiàn)的頻度情況，完整地保留了多個(gè)通道波形顯示的亮度層次信息，達(dá)到模擬示波器的熒光顯示效果。在某一點(diǎn)的出現(xiàn)頻度越大，該點(diǎn)在熒光屏上顯示的亮度就越大;在某一點(diǎn)的出現(xiàn)頻度越小，該點(diǎn)在熒光屏上顯示的亮度就越小。

　　(2) 網(wǎng)格的調(diào)節(jié)控制

　　當(dāng)利用數(shù)字熒光示波器觀測(cè)信號(hào)時(shí)，為了觀測(cè)精確，需要熒光屏在顯示波形信號(hào)的同時(shí)顯示網(wǎng)格。

　　(3) 波形熒光顯示亮度的調(diào)節(jié)控制

　　當(dāng)利用數(shù)字熒光示波器觀測(cè)信號(hào)時(shí)，顯示的波形亮度會(huì)直接影響到觀測(cè)效果，過亮或者過暗的波形，會(huì)使波形的細(xì)節(jié)分辨不清，都不利于用戶觀測(cè)。因此，需要加入波形熒光顯示亮度的調(diào)節(jié)功能，使用戶可以調(diào)節(jié)熒光屏上顯示的波形亮度，有利于波形觀測(cè)。

　　(4) 波形消隱百分比的調(diào)節(jié)控制

　　當(dāng)利用數(shù)字熒光示波器觀測(cè)信號(hào)時(shí)，有時(shí)需要使波形在屏幕上滯留一定的時(shí)間后再消失，或者有時(shí)需要將出現(xiàn)的波形永遠(yuǎn)顯示在熒光屏上，如毛刺等偶發(fā)信號(hào)。因此，需要加入波形消隱百分比的調(diào)節(jié)功能，使用戶可以調(diào)節(jié)波形在熒光屏上顯示的持續(xù)時(shí)間。

　　(5) 多通道波形的熒光顯示及通道優(yōu)先級(jí)的控制

　　當(dāng)示波器同時(shí)觀測(cè)多個(gè)通道時(shí)，不同的通道應(yīng)該顯示為不同的顏色以示區(qū)分。同時(shí)，多個(gè)通道同時(shí)顯示時(shí)，應(yīng)有優(yōu)先級(jí)的區(qū)分，即哪一個(gè)通道應(yīng)該顯示在最上層。用戶應(yīng)該能夠通過調(diào)節(jié)控制，將最關(guān)心的通道波形顯示在所有波形的最上層，便于波形觀測(cè)。

　　(6) 滿足數(shù)字熒光示波器實(shí)時(shí)顯示的要求

　　示波器是一種實(shí)時(shí)測(cè)量?jī)x器，需要滿足波形實(shí)時(shí)顯示的要求。因此在進(jìn)行波形的熒光顯示時(shí)，要盡量提高處理速度，以提高實(shí)時(shí)性。

　　本章將首先詳細(xì)介紹數(shù)字熒光處理單元的設(shè)計(jì)思想，并在此基礎(chǔ)上，具體介紹數(shù)字熒光處理單元的設(shè)計(jì)及實(shí)現(xiàn)。

　　由需求分析可知，為了實(shí)現(xiàn)波形的熒光顯示，首先需要定時(shí)一段時(shí)間，將在這段時(shí)間內(nèi)采集到的若干次波形進(jìn)行疊加，并記錄所有波形點(diǎn)出現(xiàn)的頻度。因此數(shù)字熒光處理單元內(nèi)部需要設(shè)計(jì)一個(gè)存儲(chǔ)器，以記錄一段時(shí)間內(nèi)所有波形點(diǎn)出現(xiàn)的頻度，稱之為模擬熒光屏存儲(chǔ)器。同時(shí)，需要一個(gè)波形疊加處理模塊，完成將 若干次波形進(jìn)行疊加后的頻度存儲(chǔ)到模擬熒光屏存儲(chǔ)器的功能。

　　然后，當(dāng)定時(shí)時(shí)間到時(shí)，將之前疊加儲(chǔ)存在模擬熒光屏存儲(chǔ)器中的所有單元信息讀出，經(jīng)過顏色轉(zhuǎn)換形成一幀波形圖像送顯示器進(jìn)行顯示;同時(shí)將讀出的模擬熒光屏存儲(chǔ)器中的所有單元信息進(jìn)行消隱處理，再寫回模擬熒光屏存儲(chǔ)器。

　　送到顯示器進(jìn)行顯示的一幀波形圖像是一幅和顯示屏的波形顯示區(qū)具有同樣大小和分辨率的像素圖像。它的原始信息是存儲(chǔ)在模擬熒光屏存儲(chǔ)器中的。模擬熒光屏存儲(chǔ)器實(shí)際上是一個(gè)二維的動(dòng)態(tài)數(shù)據(jù)庫。數(shù)據(jù)庫的地址單元是與波形顯示區(qū)的像素點(diǎn)一一對(duì)應(yīng)的。因此數(shù)據(jù)庫的大小由數(shù)字熒光示波器的熒光屏波形顯示區(qū)的總像素點(diǎn)確定。橫軸對(duì)應(yīng)于時(shí)間軸，縱軸對(duì)應(yīng)幅度軸。規(guī)定顯示區(qū)的左下角對(duì)應(yīng)數(shù)據(jù)庫的起始單元，其后的數(shù)據(jù)單元按對(duì)應(yīng)屏幕從左到右，從下到上的次序排列。

　　由上可知，整個(gè)數(shù)字熒光處理單元應(yīng)包括五個(gè)子單元協(xié)同工作：波形數(shù)據(jù)緩沖存儲(chǔ)器、模擬熒光屏存儲(chǔ)器、波形激活處理模塊、波形消隱處理模塊和顏色轉(zhuǎn)換處理模塊等，它們共同完成多路波形的數(shù)字熒光處理，并每隔一定時(shí)間形成一幀波形圖像輸出給顯示器，同時(shí)進(jìn)行一次消隱處理。各個(gè)子單元之間的聯(lián)系如圖8所示。

　　2.5 PC機(jī)部分

　　PC機(jī)與FPGA經(jīng)USB進(jìn)行數(shù)據(jù)交互(DPX數(shù)據(jù)與控制信息)，PC機(jī)通過USB給FPGA供電，DPX數(shù)據(jù)經(jīng)USB傳到PC機(jī)后通過LABwindows處理顯示。