集成系統(tǒng)PCB板設(shè)計(jì)的新技術(shù)

即根據(jù)設(shè)計(jì)復(fù)雜程度及功能模塊的不同,將整個(gè)設(shè)計(jì)劃分成不同功能BLOCK塊,由不同的設(shè)計(jì)開發(fā)人員并行進(jìn)行邏輯電路和PCB板設(shè)計(jì);然后在設(shè)計(jì)頂層,將各個(gè)BLOCK塊最終的設(shè)計(jì)結(jié)果,以“器件”的方式調(diào)入,合成一塊整板設(shè)計(jì)。這種方法稱為PCB板設(shè)計(jì)復(fù)用。

通過這種方法我們不難看出,它可以極大的縮短設(shè)計(jì)周期,設(shè)計(jì)時(shí)間僅為用時(shí)最多的BLOCK塊的設(shè)計(jì)時(shí)間和后端接口連接處理的時(shí)間之和。

工具標(biāo)準(zhǔn)化和第三方工具集成

目前有許多廠商從事電子設(shè)計(jì)自動(dòng)化(EDA)工具的開發(fā)工作,如Cadence,Synopsis,Mentor  Graphics為主要的EDA工具供應(yīng)商;除此之外,還有許多其他EDA廠商。EDA所涉及的領(lǐng)域很廣泛,包括網(wǎng)絡(luò)、通信、計(jì)算機(jī)、航天航空等。產(chǎn)品則涉及系統(tǒng)板極設(shè)計(jì)、系統(tǒng)數(shù)字/中頻模擬/數(shù)?；旌?射頻仿真設(shè)計(jì)、系統(tǒng)IC/ASIC/FPGA的設(shè)計(jì)/仿真/驗(yàn)證、軟硬件協(xié)同設(shè)計(jì)等。任何一家EDA供應(yīng)商均很難提供滿足各類用戶的不同設(shè)計(jì)需求的最強(qiáng)的設(shè)計(jì)流程。從市場(chǎng)占有來看,Cadence的強(qiáng)項(xiàng)產(chǎn)品為IC板圖設(shè)計(jì)和服務(wù),Synopsis的強(qiáng)項(xiàng)產(chǎn)品為邏輯綜合,Mentor  Graphics的強(qiáng)項(xiàng)產(chǎn)品為PCB設(shè)計(jì)和深亞微米IC設(shè)計(jì)驗(yàn)證和測(cè)試等。

毫無疑問,現(xiàn)代電子設(shè)計(jì)越來越依賴EDA工具和技術(shù),EDA廠商則采用產(chǎn)品標(biāo)準(zhǔn)化的方法來適應(yīng)用戶的這種需求,許多設(shè)計(jì)者在他的設(shè)計(jì)流程中采取多家公司的強(qiáng)項(xiàng)產(chǎn)品,組成最佳的設(shè)計(jì)流程。

各EDA廠商紛紛提高自己的強(qiáng)項(xiàng)產(chǎn)品的兼容性和集成第三方產(chǎn)品的能力,來適應(yīng)用戶的潛在需求。

派生技術(shù)

以民用產(chǎn)品為主的廠商,為適應(yīng)不同層次用戶的需求,往往需要開發(fā)不同功能、不同檔次的產(chǎn)品去占有市場(chǎng)。過去針對(duì)不同功能的產(chǎn)品開發(fā),我們經(jīng)常采用不同的設(shè)計(jì)流程來分別實(shí)現(xiàn),即用不同設(shè)計(jì)數(shù)據(jù)生產(chǎn)不同功能的板子來實(shí)現(xiàn)產(chǎn)品。缺點(diǎn)是成本加大及設(shè)計(jì)周期延長(zhǎng),同時(shí)增加了產(chǎn)品人為的不可靠因素。

現(xiàn)在許多廠家采用派生技術(shù)來解決以上問題,即用同一個(gè)設(shè)計(jì)流程數(shù)據(jù)派生出不同功能系列的產(chǎn)品,從而達(dá)到降低成本、提高質(zhì)量的目的。

為了適應(yīng)用戶的這種需求,許多EDA 廠商均在自己的產(chǎn)品中增加了派生規(guī)則檢查(DRC)功能,如：Mentor Graphics的Board  Station,Zuken-Redac等,以Board  Station為例,它提供了完整的,從前端電路設(shè)計(jì)的派生功能模塊分配,到后端的物理布局規(guī)則檢查、產(chǎn)生不同派生產(chǎn)品的元器件清單表、生產(chǎn)加工數(shù)據(jù)、光繪數(shù)據(jù)及加工裝配圖等,從而徹底結(jié)束了這類設(shè)計(jì)困擾。