基于MPC92433的高頻時鐘電路的設計

摘要：提出一種高頻時鐘電路的設計方案。利用一款先進的可編程時鐘合成器MPC92433，基于FPGA的控制，實現(xiàn)4對LVDS信號輸出。系統(tǒng)經(jīng)過測試，輸出時鐘信號頻率達到1 GHz，可以廣泛應用到各種數(shù)字電路設計中。
關鍵詞：MPC92433；高頻時鐘；I2C；FPGA

時鐘信號是任何數(shù)字電路設計的基礎，而時鐘源是雷達、通信、測試儀器等電子系統(tǒng)實現(xiàn)高性能指標的關鍵，很多電子設備和系統(tǒng)功能的實現(xiàn)都直接依賴于高性能的時鐘源。文中選擇時鐘合成器MPC92433+FPGA的方式設計高頻時鐘源，實現(xiàn)了4路LVDS(Low Voltage Differen tial Sighals)電平信號輸出。
MPC92433是一款高性能時鐘合成源，它是3．3 V兼容、PLL針對性的時鐘合成器，輸出LVPECL電平標準差分信號的頻率范圍為42．50～1 468 MHz，最大時鐘抖動為10 ps／1 GHz，同時具有芯片體積小、功耗低等優(yōu)點，因此可以很容易地實現(xiàn)高頻時鐘信號的合成。
FPGA選擇Xilinx公司的Spartan系列中的XC2S200E芯片，它可以提供最多15 552個邏輯單元，最多達到600 000個系列邏輯門，具有分布式的RAM和BLOCKRAM，最多可達514個I／O，支持19種標準，其中還包括LVDS、HSTL、PCI等功能，系統(tǒng)時鐘頻率達200 MHz，可以極大地滿足設計的要求。

1 MPC92433介紹
1．1 主要性能特點
兩路差分LVPECL兼容的高頻率輸出；輸出頻率通過2-wireI2C總線或并行接口編程；LVCMOS兼容的參考時鐘輸入；兩路LVCMOS兼容控制輸入；兩路輸出同步時鐘停止功能；完全集成PLL。
1．2 結構說明
MPc92433邏輯結構如圖1所示。外部晶體作為芯片內部晶振的頻率基準，一個LMCOMS兼容的時鐘信號用來作為PLL參考信號。內部晶體振蕩器被分頻后與PLL相乘，VCO(航向控制振蕩器)內部PLL動態(tài)范圍為1 360～2 850 MHz，其輸出通過I2C(Inter Integrated Circuit)或并口配置。晶體振蕩器頻率fXTAL、PLL預分頻器P、反饋分頻器M和PLL后分頻器N共同決定輸出頻率。PLL反饋通道是內部的，分頻器N通過I2C或并口配置可提供7種比例配置(2，4，6，8，12，16，32)，同時它具有擴展性，可提供50 Ω占空比。高頻輸出端QA和QB輸出差分信號，并且QB可以配置為運行在任何1x或1／2x的時鐘頻率或OA輸出。

芯片有串行和并行兩種配置接口。并行接口的目的是直接通過硬件配置PLL沒有分隔的引腳，但是它不支持對PLL的讀操作，而串行接口是一個I2C模式接口，允許進行讀／寫操作。在本設計中，采用串行接口模式，寄存器讀／寫操作通過芯片的數(shù)據(jù)配置接口SDA和時鐘配置接口SCL實現(xiàn)，芯片工作在主從模式下。

2 串行IC接口模式
MPC92433的時序邏輯如圖2所示。

當對MPC92433加電后，其他并行接口管腳M[9：0]、NA[2：0]和P都是開路狀態(tài)。當處于上升沿時，PLL開始默認的配置，這種初始配置可以在任何時候通過串行接口被重新編程控制。

3 硬件電路設計
3．1 設計原理
FPGA通過E2PROM加載控制程序后，MPC92433根據(jù)寫入的程序對相應管腳進行邏輯配置，輸出所需要的時鐘信號。因為MPC92433輸出的是兩路差分LVPECL電平信號，通過扇出模塊差分出4對LVDS(Low Voltage DifferentialSignals)電平信號。電路原理框圖如圖3所示。

電路主要包括4部分：FPGA模塊、時鐘模塊、扇出模塊和總線模塊。FPGA模塊主要實現(xiàn)程序及相關參數(shù)加載功能；時鐘模塊通過對時鐘芯片的配置實現(xiàn)高頻時鐘的生成；扇出模塊實現(xiàn)差分信號由1路LVPECL電平信號扇出4路LVDS信號的功能；總線模塊實現(xiàn)對電路的讀寫功能。
3．2 電路設計
要得到高頻時鐘信號，主要是實現(xiàn)FPGA對時鐘芯片的控制，即通過FPGA的I／O接口實現(xiàn)對MPC92433芯片的管腳邏輯定義。MPC92433芯片主要功能引腳、NA、NB等分別與FPGA連接，接口模式為模式。
FPGA加載成功后，控制MPC92433芯片輸出高頻時鐘信號，差分信號通過雙芯LEMO傳輸?shù)缴瘸鲭娐沸纬?：4的LVDS信號。輸出的LVDS信號到達接收端時，通常要求接收端具有很高的阻抗。在終端匹配大電阻可以使電流大部分流過電阻，當輸入信號翻轉時，改變經(jīng)過電阻的電流方向，可以實現(xiàn)邏輯“0”和“1”的狀態(tài)互換。為了提高抗噪聲效果，差分信號之間用75 Ω電阻串聯(lián)。

4 結束語
系統(tǒng)經(jīng)過測試，可以滿足輸出1 GHz的高頻時鐘信號，同時由于MPC92433是可程控的，因此可以在原有電路上進行改進，使得電路輸出更高頻率的時鐘信號。
電路中差分的電平信號是LVDS和LVPEL兩種，要滿足信號完整性和較強的抗干擾能力，除了要使負載和信號線的阻抗相匹配之外，在設計中還要盡量避免阻抗不匹配的環(huán)節(jié)出現(xiàn)，對于差分信號線還應該注意以下幾點：1)差分線離開器件引腳后，要盡相互靠近，以確保耦合到信號線的噪聲為共模噪聲：2)信號線的長度應該匹配，不然會引起信號扭曲和電磁干擾：3)不可以僅僅依靠軟件的自動布線功能，要根據(jù)實際情況仔細修改差分線的阻抗匹配和隔離；4)盡量減少過孔的使用，避免其他一些引起阻抗不連續(xù)的因素；5)信號線在不同的信號層時，要注意調整差分線的寬度和間距，避免因介質改變引起的阻抗不連續(xù)。