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          FPGA/EPLD的自上而下設(shè)計(jì)方法

          作者: 時(shí)間:2018-09-11 來(lái)源:網(wǎng)絡(luò) 收藏

          /(Top-Down)

          本文引用地址:http://www.ex-cimer.com/article/201809/388831.htm

            傳統(tǒng)的設(shè)計(jì)手段是采用原理圖輸入的方式進(jìn)行的,如圖1所示。通過(guò)調(diào)用/廠商所提供的相應(yīng)物理元件庫(kù),在電路原理圖中繪制所設(shè)計(jì)的系統(tǒng),然后通過(guò)網(wǎng)表轉(zhuǎn)換產(chǎn)生某一特定/廠商布局布線器所需網(wǎng)表,通過(guò)布局布線,完成設(shè)計(jì)。原理圖繪制完成后可采用門(mén)級(jí)仿真器進(jìn)行功能驗(yàn)證。

            


            圖1:傳統(tǒng)的設(shè)計(jì)手段與Top-Down設(shè)計(jì)工具的比較

            然而,工程師的最初設(shè)計(jì)思想不是一開(kāi)始就考慮采用某一FPGA/EPLD廠商的某一特定型號(hào)器件,而是從功能描述開(kāi)始的。設(shè)計(jì)工程師首先要考慮規(guī)劃出能完成某一具體功能、滿足自己產(chǎn)品系統(tǒng)設(shè)計(jì)要求的某一功能模塊,利用某種方式(如HDL硬件描述語(yǔ)言)把功能描述出來(lái),通過(guò)功能仿真(HDL仿真器)以驗(yàn)證設(shè)計(jì)思路的正確性。當(dāng)所設(shè)計(jì)功能滿足需要時(shí),再考慮以何種方式(即邏輯綜合過(guò)程)完成所需要的設(shè)計(jì),并能直接使用功能定義的描述。實(shí)際上這就是自頂而下

            與傳統(tǒng)電原理圖輸入相比,Top-Down設(shè)計(jì)方法具體有以下優(yōu)點(diǎn):

            1、完全符合設(shè)計(jì)人員的設(shè)計(jì)思路,從功能描述開(kāi)始,到物理實(shí)現(xiàn)的完成。

            2、功能設(shè)計(jì)可完全獨(dú)立于物理實(shí)現(xiàn)

            在采用傳統(tǒng)的電原理輸入方法時(shí),F(xiàn)PGA/EPLD器件的采用受到器件庫(kù)的制約。由于不同廠商FPGA/EPLD的結(jié)構(gòu)完全不同,甚至同一廠商不同系列的產(chǎn)品也存在結(jié)構(gòu)上的差別,因此,在設(shè)計(jì)一開(kāi)始,工程師的設(shè)計(jì)思路就受到最終所采用器件的約束,大大限制了設(shè)計(jì)師的思路和器件選擇的靈活性。而采用Top-Down設(shè)計(jì)方法,功能輸入采用國(guó)際標(biāo)準(zhǔn)的HDL輸入方法,HDL可不含有任何器件的物理信息,因此工程師可以有更多的空間去集中精力進(jìn)行功能描述,設(shè)計(jì)師可以在設(shè)計(jì)過(guò)程的最后階段任意選擇或更改物理器件。

            3、設(shè)計(jì)可再利用

            設(shè)計(jì)結(jié)果完全可以以一種知識(shí)產(chǎn)權(quán)(IP-Intellectual Property)的方式作為設(shè)計(jì)師或設(shè)計(jì)單位的設(shè)計(jì)成果,應(yīng)用于不同的產(chǎn)品設(shè)計(jì)中,做到成果的再利用。

            4、易于設(shè)計(jì)的更改

            設(shè)計(jì)工程師可在極短的時(shí)間內(nèi)修改設(shè)計(jì),對(duì)各種FPGA/EPLD結(jié)構(gòu)進(jìn)行設(shè)計(jì)結(jié)果規(guī)模(門(mén)消耗)和速度(時(shí)序)的比較,選擇最優(yōu)方案。

            5、設(shè)計(jì)、處理大規(guī)模、復(fù)雜電路

            目前的FPGA/EPLD器件正向高集成度、深亞微米工藝發(fā)展。為設(shè)計(jì)系統(tǒng)的小型化,低功耗、高可靠性等提供了集成的手段。設(shè)計(jì)低于一萬(wàn)門(mén)左右的電路,Top-Down設(shè)計(jì)方法具有很大的幫助,而設(shè)計(jì)更大規(guī)模的電路,Top-Down設(shè)計(jì)方法則是必不可少的手段。

            6、設(shè)計(jì)周期縮短,生產(chǎn)率大大提高,產(chǎn)品上市時(shí)間提前,性能明顯提高,產(chǎn)品競(jìng)爭(zhēng)力加強(qiáng)。據(jù)統(tǒng)計(jì),采用Top-Down設(shè)計(jì)方法的生產(chǎn)率可達(dá)到傳統(tǒng)設(shè)計(jì)方法的2到4倍。

            Top-Down設(shè)計(jì)流程如圖2所示,其核心是采用HDL語(yǔ)言進(jìn)行功能描述,由邏輯綜合(Logic Synthesis)把行為(功能)描述轉(zhuǎn)換成某一特定FPGA/EPLD的工藝網(wǎng)表,送到廠商的布局布線器完成物理實(shí)現(xiàn)。在設(shè)計(jì)過(guò)程的每一個(gè)環(huán)節(jié),仿真器的功能驗(yàn)證和門(mén)級(jí)仿真技術(shù)保證設(shè)計(jì)功能和時(shí)序的正確性。

            

            FPGA/EPLD To p-Down 設(shè)計(jì)工具的黃金組合

            Mentor Graphics公司提供一整套基于UNIX平臺(tái)和Windows 95/NT 平臺(tái)的FPGA/EPLD Top-Down設(shè)計(jì)工具:Renoir/ModelSim 和Exemplar,如圖2所示。兩種平臺(tái)的工具具有相同的用戶界面,并保證數(shù)據(jù)庫(kù)的完全統(tǒng)一。目前,在FPGA/EPLD Top-Down設(shè)計(jì)方法全球市場(chǎng)上,Mentor已擁有42%的市場(chǎng)份額,遠(yuǎn)遠(yuǎn)領(lǐng)先于其他任何一個(gè)廠家。

            采用Top-Down設(shè)計(jì)方法進(jìn)行FPGA/EPLD設(shè)計(jì),其設(shè)計(jì)結(jié)果的優(yōu)劣與否取決于三個(gè)重要的因素:描述手段(即HDL語(yǔ)言)、設(shè)計(jì)方法(Style)和設(shè)計(jì)工具。描述手段是基礎(chǔ),設(shè)計(jì)方法需要工程經(jīng)驗(yàn),而設(shè)計(jì)工具則是Top-Down設(shè)計(jì)的關(guān)鍵。一套完整、強(qiáng)大、性能卓越的設(shè)計(jì)工具,可幫助設(shè)計(jì)工工程師最大限度的發(fā)揮其設(shè)計(jì)能力。


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