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          高速異步FIFO的設(shè)計(jì)與實(shí)現(xiàn)

          作者: 時(shí)間:2018-09-11 來源:網(wǎng)絡(luò) 收藏
          引言

            現(xiàn)代集成電路芯片中,隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大.一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。多時(shí)鐘帶來的一個(gè)問題就是,如何設(shè)計(jì)異步時(shí)鐘之間的接口電路。異步(First In First Out)是解決這個(gè)問題的一種簡(jiǎn)便、快捷的解決方案。使用異步可以在兩個(gè)不同時(shí)鐘系統(tǒng)之間快速而方便地傳輸實(shí)時(shí)數(shù)據(jù).在網(wǎng)絡(luò)接口、圖像處理等方面,異步都得到廣泛的應(yīng)用。異步FIFO是一種先進(jìn)先出的電路,使用在數(shù)據(jù)接口部分,用來存儲(chǔ)、緩沖在兩個(gè)異步時(shí)鐘之間的數(shù)據(jù)傳輸。在異步電路中,由于時(shí)鐘之間周期和相位完全獨(dú)立,因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計(jì)一個(gè)可靠性高、速度高的異步FIFO電路便成為一個(gè)難點(diǎn)。

          本文引用地址:http://www.ex-cimer.com/article/201809/388913.htm

            1 異步FIFO的工作原理及邏輯框圖

            本文根據(jù)實(shí)際工作的需要.給出了一種利用片內(nèi)RAM構(gòu)造FIFO器件的設(shè)計(jì),重點(diǎn)強(qiáng)調(diào)了設(shè)計(jì)有效.可靠的握手信號(hào)FULL和EMPTY的方法。并在LATTICE公司的FPGA芯片LFXP2-5E上實(shí)現(xiàn)。LFXP2-5E屬于LATIICE公司XP2系列的一款,他采用優(yōu)化的FlexiFLASH結(jié)構(gòu)。內(nèi)部包含有基于查找表的邏輯、分布式和嵌入式存儲(chǔ)器,鎖相環(huán)(PLL)。工程預(yù)制的源同步I/0以及增強(qiáng)的SysDSP塊。有166Kbits的EBRSRAM。利用其內(nèi)部的EBRSRAM可以實(shí)現(xiàn)一定容量的異步FIFO.而無需單獨(dú)購(gòu)買FIF0器件。

            由圖1可以看出:異步FIFO一般由四個(gè)模塊構(gòu)成:數(shù)據(jù)存儲(chǔ)單元,寫地址產(chǎn)生模塊,讀地址產(chǎn)生模塊,標(biāo)志位產(chǎn)生模塊。整個(gè)系統(tǒng)分為兩個(gè)完全獨(dú)立的時(shí)鐘域―讀時(shí)鐘域和寫時(shí)鐘域:在寫時(shí)鐘域部分由寫地址產(chǎn)生邏輯產(chǎn)生寫控制信號(hào)和寫地址:讀時(shí)鐘域部分,由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信號(hào)和讀地址;在標(biāo)志位產(chǎn)生模塊部分,由讀寫地址相互比較產(chǎn)生空/滿標(biāo)志。異步FIFO的操作過程為:在寫時(shí)鐘的上升沿.當(dāng)寫使能有效時(shí),將數(shù)據(jù)寫入到雙口RAM中寫地址對(duì)應(yīng)的位置中:在讀時(shí)鐘的上升沿,當(dāng)讀使能有效時(shí)。則按先進(jìn)先出順序讀出數(shù)據(jù)。在FIFO寫滿或讀空的情況下。分別對(duì)滿標(biāo)志FuLL或空標(biāo)志EMPTY信號(hào)置位。來表示FIFO的兩種特殊狀態(tài)。

          圖1異步FIFO邏輯框圖

            2 異步FIFO的VHDL實(shí)現(xiàn)讀時(shí)鐘

            2.1 FIFO設(shè)計(jì)的難點(diǎn)

            如何同步異步信號(hào),使觸發(fā)器不產(chǎn)生亞穩(wěn)態(tài)是設(shè)計(jì)異步FIFO的難點(diǎn)。國(guó)內(nèi)外解決此問題的較成熟辦法是對(duì)寫地址膜地址采用格雷碼,本文也直接采用格雷碼。異步FIFO設(shè)計(jì)的另一個(gè)難點(diǎn)是如何判斷FIFO的空/滿狀態(tài)。為了保證數(shù)據(jù)正確的寫入或讀出。必須保證異步FIFO在滿的狀態(tài)下.不能進(jìn)行寫操作:在空的狀態(tài)下不能進(jìn)行讀操作。通常情況下將存儲(chǔ)器組織成一個(gè)環(huán)形鏈表。

            滿/空標(biāo)志產(chǎn)生的原則是:寫滿不溢出.讀空不多讀。即無論在什么情況.都不應(yīng)出現(xiàn)讀寫地址同時(shí)對(duì)一個(gè)存儲(chǔ)器地址操作的情況。在讀寫地址相等或相差一個(gè)或多個(gè)地址的時(shí)候,滿標(biāo)志應(yīng)該有效。表示此時(shí)FIFO已滿,外部電路應(yīng)停止對(duì)FIFO發(fā)數(shù)據(jù)。在滿信號(hào)有效時(shí)寫數(shù)據(jù)應(yīng)根據(jù)設(shè)計(jì)的要求,或保持、或拋棄重發(fā)。同理,空標(biāo)志的產(chǎn)生也是如此。為了更好的判斷滿/空標(biāo)志。采用在FIFO原來深度的基礎(chǔ)上增加一位的方法,而由該位組成的格雷碼并不代表新的地址。也就是說3位格雷碼可表示8位的深度,若再加一位最高位MSB,則這一位加其他三位組成的格雷碼并不代表新的地址,也就是說格雷碼的0100表示7,而1100仍然表示7,只不過格雷碼在經(jīng)過一個(gè)以0位MSB的循環(huán)后進(jìn)入一個(gè)以1為MSB的循環(huán),然后又進(jìn)入一個(gè)以0位MSB的循環(huán)。其他的三位碼仍然是格雷碼。舉例說明:一個(gè)深度為8字節(jié)的FIFO怎樣工作(使用已轉(zhuǎn)換為二進(jìn)制的指針),N=3,指針寬度為N+I=4。開始rd_ptr_bin和wr_ptr_bin均為“0000”。此時(shí)FIFO中寫入8個(gè)字節(jié)的數(shù)據(jù)。wr_ptr_bin=“1000,rd_ptr_bin=“0000”。當(dāng)然,這就是滿條件。現(xiàn)在,假設(shè)執(zhí)行了8次的讀操作.使得rd_ptr_bin=“1000”,這就是空條件。另外的8次寫操作將使wr_ptr_bin等于“0000”,但rd_ptr_bin仍然等于“1000”,因此,F(xiàn)IFO為滿條件。

            由以上可知。滿標(biāo)志的產(chǎn)生條件為:寫指針趕上讀指針.即寫滿后,又從零地址開始寫直到趕上讀指針,這時(shí)期讀寫指針的最高位不同,其他位相同,這就是滿條件??諛?biāo)志的產(chǎn)生條件為:復(fù)位或者是讀指針趕上寫指針.即在寫指針循環(huán)到第二輪時(shí)讀指針趕上寫指針,這時(shí)讀寫指針的高低位均相同,這就是空條件。

            2.2異步F1F0的VHDL語言實(shí)現(xiàn)

            以下為本程序的核心部分

            程序1格雷碼計(jì)數(shù)器的實(shí)現(xiàn)


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