板載電源設計的一些規(guī)范總結

　　由于在上管打開的階段，輸入電流的大小即可近似的看成輸出電流的大小。所以只需要將輸出電流的波形疊加在輸入電容的波形上面，可以得到上圖中的波形。

　　那么按照有效電流定義，我們可以通過對電流平方在時間上的計算

　　為了簡便計算，我們將能量拆成紋波部分，和直流部分。

　　原先的直流部分，我們直接用乘法進行計算。

　　直流部分，我們按照近似計算的方法可以得到。

　　交流部分的功耗，我們按照公式計算可以得到：

　　所以總的電容上的有效電流為：

　　如果選用220uF的電容,每個能承受的有效電流為3.8A。。如果我們計算出來輸入電容的有效電流值為7A，則需要選用220uF電容2個。高分子電解電容能夠承受的有效電流值是有限的。在設計時需要充分考慮電容的承受能力。

　　升壓電路

　　1、 升壓電源(BOOST)使用必須增加一個保險管以防止負載短路時，電源直通而導致整個單板工作掉電。保險的大小由模塊的最大輸出電流或者負載最大電流而定

　　升壓電源(Boost)的基本拓撲如下圖所示：

　　當 Q1 導通時兩端電阻很小， 電源電壓加在 L兩端，電能轉化為磁場存儲在 L 中，此時 D1 截止，避免 C0 上的電壓向 Q1 流動。當 Q1 關斷時，L 中的電流不能突變，電源和 L 一起通過 D1 向C0 充電并向負載供電，得到一個高于輸入電壓的輸出電壓。

　　由圖中拓撲可以看出，我們不能通過控制 Q1 的通斷來切斷輸入和輸出之間的通路或者控制輸出電流。當輸出電源短路時，輸入電源(一般是單板主電源)通過 L 和 D1 直接短路到地。導致的結果將是L 或者 D1 燒毀且失效模式為開路。在 L 或者 D1 燒毀之前，單板電源處于短路狀態(tài)，如果 L 和 D1 電流降額較大，可能導致單板電源保護而不能上電。為了避免上述問題， 建議為升壓電源添加一個保險管防止負載短路， 保險的大小依照模塊的最大輸出電流或者負載的最大電流而定。

　　防反接

　　1、電源要有防反接處理，輸入電流超過 3A于 ，輸入電源反接只允許損壞保險絲;低于或等于 3A,輸入電源反接不允許損壞任何器件

　　電源要有防反接處理，輸入電流超過 3A，輸入電源反接只允許損壞保險絲;低于或等于 3A,輸入電源反接不允許損壞任何器件?；芈冯娏鬏^大時，直流電源反接處理可以按照以下方法處理。原理圖如下所示：

　　直流電源正常接入時， 光耦D1由于輸入二極管反偏置， 所以輸出C-E不能導通， 這時并聯的NMOS管將由于 G-S 電壓的穩(wěn)壓至 12V，使 D-S 導通。這樣電源回路將能順利形成。電容 C1 是起到緩啟動作用的，這樣可以起到防浪涌的目地。電阻 R6、二極管 VD3 構成電容 C1 的放電回路。當電源反接的時候，由于光耦輸入二極管正偏置，輸出 C-E 導通，使并聯的 NMOS 管截止。這樣回路就切斷了，起到了防反接保護的作用。由于并聯 NMOS 管的 R DS 比較小，損耗小，比較適合于低壓大電流的場合?；芈冯娏鬏^小時，可以直接在輸入回路中串聯二極管。反接時，由于二極管的單向導電性，電源被阻斷。

　　電感

　　1、禁用磁飽和電路;禁止選用采用磁飽和電路的電源模塊

　　禁用磁飽和電路，因為：

　　1、磁飽和電路因為所用磁環(huán)的原因對溫度比較敏感，易在高溫工作時不穩(wěn)定。

　　2、動態(tài)負載能力差，在磁飽和路負載最小時工作最惡劣，易形成輸出不穩(wěn)定。

　　上電時序

　　1. 對于多工作電源的器件，必須滿足其電源上掉電順序要求

　　對于有核電壓、IO 電壓等多種電源的器件，必須滿足其上電和掉電順序的要求。這些條件不滿足，很有可能導致器件不能夠正常工作，甚至觸發(fā)閂鎖導致器件燒毀。例如 TMS320C6414T 型 DSP，2005年 5 月之后的 Errata 中說明，當 DVDD 較 CVDD 早上電時，可能出現 PCI/HPI 數據錯的問題。對于QDR、DDR 內存，其上電順序也有要求，否則可能導致閂鎖，造成器件燒毀的后果。當有多個電源時， 如必要可采用專用的上電順序控制器件確保上電順序。 設計中應保證在器件未加載燒結文件時，電源處于關斷狀態(tài)設計中應保證在器件未加載燒結文件時，電源處于關斷狀態(tài)。也可以通過在不同的電源之間連接肖特基二極管確保上電掉電過程中不會違反上掉電順序要求。

　　因為電源模塊、 電源上的電容都會對電源上電順序產生影響， 可能出現上電過程中違反電壓要求的情況，如上右圖所示，所以必須進行測試驗證。

　　2、 多個芯片配合工作，必須在最慢上電器件初始化完成后開始操作

　　當多個芯片配合工作時， 必須在最慢的期間完成初始化后才能開始操作， 否則可能造成不可預料的結果。

　　例如 LVT16244 驅動器具有上電 3 態(tài)功能，即使 OE 端被下拉到地，也需要等到電源電壓上升到一定閾值才會脫離高阻態(tài)， 而此前 EPLD 等器件可能已經開始工作， 這樣就可能導致 EPLD 讀到錯誤的狀態(tài)。參見前面的說明。對于某些 ROM 等器件，在上電后一段時間才能開始工作，如果在此之前就開始讀取，也可能導致數據錯誤。

　　PCB設計

　　1、 電源?？? 芯片感應端在布局時應采用開爾文方式

　　很多電源模塊和電源芯片在設計時，采用了獨立的 Sense 管腳，作為對輸出電壓的反饋輸入。這個Sense 信號應該從取用電源的位置引給電源模塊，而不應該在電源模塊輸出端直接引給電源模塊，這樣可以通過電源模塊內部的反饋補償掉從電源模塊輸出傳輸到實際使用電源處路徑帶來的衰減。 如下圖中

　　白色走線所示。

　　對于電源監(jiān)控電路等，也應該遵守相同的原理，即從實際需要監(jiān)控點將電源引給監(jiān)控電路，而不是從監(jiān)控電路最近處引給監(jiān)控電路，以確保精確性。

　　2、Buck電源PCB設計要點

　　1、輸入電容，輸出電容盡量共地;

　　2、輸出電流過孔數量保證通流能力足夠，電流為設定的過流值;

　　3、如果輸出電流大于20A，最好區(qū)分控制電路AGND和功率地GND，兩者單點接地,如果不做區(qū)分，保證AGND接地良好;

　　4、輸入電容靠近上管的D極放置;

　　5、Phase管腳因為其強電流，高電壓的特性，輻射大，需做以下處理

　　a：Phase相連接的上管的S極，下管的D極和電感一端打平面處理，且不打過孔，即盡量保證3者和電源芯片在同一個平面上，且最好放置在top面;

　　b：Phase平面保證足夠的通流能力的前提下，盡量減小面積;

　　c：關鍵信號遠離該Phase平面;

　　d：小電流的Phase網絡直接拉線處理，禁止拉平面;

　　6、輸入電容的GND，電源輸入因為噪聲大，敏感信號需遠離該平面，遵循3W原則，禁止高速信號在上述地平面打的過孔中間走線，尤其關注背板的高速信號;

　　7、GATE,BOOT電容走線盡量粗，一般為15mil~40mil;

　　8、電壓采樣因為電流小，容易受干擾，如果為近端反饋盡量靠近電源芯片，如果為遠端反饋，需走差分線，且遠離干擾源;

　　9、DCR電流采樣網絡，需要差分走線，整個采樣網絡盡量緊湊，且需靠近電源芯片放置，溫度補償電阻靠近電感放置;

　　10、環(huán)路補償電路盡量面積小，減小環(huán)路，靠近電源芯片放置;

　　11、電感下禁止打孔，一方面防止有些電感為金屬表層，出現短路;一方面因為電感的輻射大，如果下面打孔，噪聲會耦合;

　　12、MOS管下需打過孔進行散熱，過孔數量按照輸出最大電流計算，非過流值;

　　13、電源芯片底部打過孔到背面進行散熱處理，覆銅越大散熱越好，最好部分亮銅處理;

　　部分內容，引用《中興電路設計規(guī)范》From百度文庫