借助于網(wǎng)絡(luò)搜索的26~41 GHz的鎖相環(huán)設(shè)計(jì)

作者 耿新林 田怡博 段譽(yù)(電子科技大學(xué) 電子科學(xué)與工程學(xué)院，四川 成都 611731)

　　摘要：本文基于TSMC 65 nm工藝設(shè)計(jì)出了一個(gè)高頻寬帶PLL，其中VCO模塊采用雙VCO架構(gòu)、鑒頻鑒相模塊采用三態(tài)鑒頻鑒相器與電荷泵架構(gòu)、環(huán)路濾波器采用二階低通無(wú)源濾波器、分頻器模塊采用整數(shù)N型架構(gòu)。整個(gè)鎖相環(huán)輸出信號(hào)分辨率為100 MHz，工作范圍覆蓋26 GHz -41 GHz，且在28 GHz相位噪聲為 -124.2 dBc/Hz@10 MHz。

　　關(guān)鍵詞：鎖相環(huán);寬帶;高頻

　　*曾獲第二屆(2018)全國(guó)大學(xué)生集成電路創(chuàng)新創(chuàng)業(yè)大賽決賽三等獎(jiǎng)。

　　0 引言

　　本設(shè)計(jì)是2018年全國(guó)大學(xué)生集成電路創(chuàng)新創(chuàng)業(yè)大賽IEEE杯工程之星的解決方案，本題目的核心要求是設(shè)計(jì)一個(gè)頻率調(diào)諧范圍覆蓋5G基站間毫米波通信(28 GHz -39 GHz)的PLL，以盡可能小的相位噪聲為主要性能指標(biāo)，要求輸出分辨率為100 MHz。為了達(dá)成核心要求，我們采用了電荷泵整數(shù)N型PLL，其中VCO模塊采用雙VCO架構(gòu)，鑒頻鑒相模塊采用均由NMOS作為開(kāi)關(guān)管的電荷泵結(jié)構(gòu)，除法器模塊采用嵌入邏輯門的RLTSPC觸發(fā)器的2/3分頻器的電路結(jié)構(gòu)。

　　1 PLL整體設(shè)計(jì)

　　VCO模塊使用雙VCO結(jié)構(gòu)，并采用控制VCO交叉耦合對(duì)偏置的方法選擇工作的VCO，避免了不同VCO相互串?dāng)_帶來(lái)的相位噪聲惡化。并使用差分的shunt peak結(jié)構(gòu)Buffer，極大提高了VCO的帶負(fù)載能力。鑒頻鑒相模塊采用了通過(guò)增加延時(shí)模塊的方式減小死區(qū)，并采用均由NMOS作為開(kāi)關(guān)管的電荷泵結(jié)構(gòu)，極大抑制了電荷泵非理想效應(yīng)。通過(guò)調(diào)整環(huán)路濾波器的參數(shù)，在理論上獲得接近60°的相位裕度。在除法器模塊中，通過(guò)調(diào)整傳統(tǒng)2/3分頻器的電路結(jié)構(gòu)、應(yīng)用嵌入邏輯門的RLTSPC觸發(fā)器，提高了除法器整體的工作速度。并通過(guò)將晶振輸入頻率2分頻后，再輸入到PFD作為參考頻率的方式，提高了PLL輸出頻率的分辨率。

　　2 VCO模塊

　　為了實(shí)現(xiàn)26 GHz~41 GHz的頻率覆蓋范圍VCO模塊采用了雙VCO架構(gòu)，同時(shí)將雙VCO的控制開(kāi)關(guān)放在了VCO的尾電流源處，這樣既可以降低一半功耗(PLL在工作時(shí)只有一個(gè)VCO啟動(dòng))，又可以完全避免兩個(gè)VCO之間的信號(hào)串?dāng)_，優(yōu)化了相位噪聲。

　　傳統(tǒng)的VCO Buffer是使用電阻電容耦合的反相器。實(shí)際測(cè)出來(lái)該結(jié)構(gòu)在40 G時(shí)速度不夠快，無(wú)法正常工作。通過(guò)查閱文獻(xiàn)，最終使用了文獻(xiàn)[1]中提到的shunt peak結(jié)構(gòu)^[1]，并在此基礎(chǔ)上改成了四輸入差分結(jié)構(gòu)，這樣只需要一個(gè)差分電感即可實(shí)現(xiàn)第一級(jí)Buffer。最終我們采用了兩級(jí)這樣的結(jié)構(gòu)，不僅使VCO與除法器實(shí)現(xiàn)了較好的隔離，同時(shí)也使VCO實(shí)現(xiàn)了軌到軌的輸出。

　　如果將變?nèi)莨苤苯咏尤胫C振腔，在關(guān)心的電壓范圍內(nèi)(0 V~0.8 V)，KVCO會(huì)有較大的非線性，這會(huì)導(dǎo)致PLL在較高的電壓處無(wú)法鎖定。因此為了保證PLL的覆蓋范圍，必須要優(yōu)化KVCO的非線性。經(jīng)過(guò)調(diào)研選擇了文獻(xiàn)[2]提到的偏置方式^[2]。將兩對(duì)變?nèi)莨芷迷诓煌碾妷合?，以?yōu)化變?nèi)莨艿姆蔷€性。實(shí)際上，由于VCO覆蓋的頻率范圍較大，并且采用4 bit的電容陣列(共16條子帶)，導(dǎo)致隨著頻率的升高，每條子帶的KVCO不斷增大，這又帶來(lái)了PLL高頻可能失鎖的問(wèn)題，為了解決這個(gè)問(wèn)題，下一步我們考慮補(bǔ)償高頻子帶的KVCO值，使他的變化盡量減小。

　　3 PFD、CP、LF模塊

　　鑒頻鑒相器(Phase Frequency Detecter)、電荷泵(Charge Pump)、環(huán)路低通濾波器(Loop Filter)是鎖相環(huán)系統(tǒng)的重要組成部分。鑒頻鑒相器存在死區(qū)問(wèn)題;電荷泵存在種種非理想效應(yīng);環(huán)路濾波器決定系統(tǒng)的環(huán)路特性，其中最困難的部分就是在相位裕度，帶寬和相位噪聲之間進(jìn)行權(quán)衡。

　　本設(shè)計(jì)PFD模塊采用三態(tài)鑒頻鑒相器，為解決鑒頻鑒相器的死區(qū)問(wèn)題，在其反饋處加入兩級(jí)適當(dāng)尺寸的反相器進(jìn)行延時(shí)，為電荷泵提供足夠開(kāi)啟時(shí)間，減小死區(qū)。

　　傳統(tǒng)電荷泵電路存在各種非理想效應(yīng)比如電荷共享效應(yīng)。本設(shè)計(jì)采用一種均由NMOS控制電荷泵開(kāi)斷的結(jié)構(gòu)^[3]。這種電荷泵電路最大優(yōu)點(diǎn)是它可以完全去除電荷共享效應(yīng)的影響，此外其結(jié)構(gòu)簡(jiǎn)單且高度對(duì)稱;同時(shí)由于沒(méi)有采用運(yùn)放的結(jié)構(gòu)，其功耗較低。

　　環(huán)路濾波器采用二階無(wú)源低通濾波器。因本設(shè)計(jì)的重點(diǎn)優(yōu)化指標(biāo)之一是相位噪聲，而有源濾波器會(huì)引入新的噪聲，故本設(shè)計(jì)采用無(wú)源濾波器。又因一階濾波器不能很好濾去紋波，故本設(shè)計(jì)采用二階濾波器。經(jīng)matlab仿真，該P(yáng)LL系統(tǒng)最佳相位裕度是56.4°，此時(shí)對(duì)應(yīng)帶寬為0.211 MHz。

　　4 除法器

　　經(jīng)過(guò)前期文獻(xiàn)調(diào)研，我們了解到目前主流的除法器結(jié)構(gòu)有兩種：吞脈沖除法器和除法鏈(Divider Chain)結(jié)構(gòu)。但由于吞脈沖除法器結(jié)構(gòu)缺乏模塊化設(shè)計(jì)，故其設(shè)計(jì)缺乏靈活性且不利于版圖，且其中的雙模預(yù)分頻計(jì)數(shù)器包含過(guò)多的邏輯門電路，導(dǎo)致其工作速度在TSMC65 nm CMOS工藝下僅能達(dá)到17 GHz，難以滿足設(shè)計(jì)要求。相反，除法鏈結(jié)構(gòu)由若干獨(dú)立模塊組成，可靈活地對(duì)每一個(gè)模塊進(jìn)行獨(dú)立地調(diào)整優(yōu)化，特別是第一級(jí)2/3分頻器，其工作于電路的最高速度，需要對(duì)其進(jìn)行特別的設(shè)計(jì)與優(yōu)化。故本次設(shè)計(jì)中，采用多級(jí)2/3分頻器級(jí)聯(lián)的結(jié)構(gòu)進(jìn)行設(shè)計(jì)^[4]。

　　傳統(tǒng)的2/3分頻器^[5]中包含了4個(gè)D鎖存器和3個(gè)與門。由于時(shí)序邏輯電路設(shè)計(jì)中，級(jí)聯(lián)邏輯器件越多，其工作速度越慢，故傳統(tǒng)2/3除法器難以滿足本設(shè)計(jì)要求。所以，本次設(shè)計(jì)中對(duì)傳統(tǒng)2/3除法器的結(jié)構(gòu)進(jìn)行了改進(jìn)，改進(jìn)后的2/3分頻器結(jié)構(gòu)如圖1所示。改進(jìn)后的結(jié)構(gòu)通過(guò)減少了與門的數(shù)量，并將兩個(gè)不同觸發(fā)沿的D鎖存器合并為一個(gè)D觸發(fā)器，大大減少了電路結(jié)構(gòu)中的邏輯器件數(shù)量，減少了信號(hào)路勁的延時(shí)，提高了2/3分頻器的工作速度。

　　為了進(jìn)一步的提高2/3鎖存器的工作速度，本文提出了一種將2輸入、3輸入與門嵌入進(jìn)D觸發(fā)器并對(duì)其應(yīng)用有比邏輯的RLTSPC D觸發(fā)器結(jié)構(gòu)，如圖2所示。

　　以上的優(yōu)化調(diào)整，極大地提高了2/3分頻器除法鏈的工作速度，使其能在TSMC 65 nm的工藝條件下，達(dá)到47 GHz的最高工作速度，并對(duì)輸入進(jìn)行256~510的連續(xù)可調(diào)的整數(shù)分頻。

　　5 版圖與整體仿真

　　圖3為PLL整體版圖，版圖面積約為0.31 mm2。圖4為PLL輸出28 GHz信號(hào)的相位噪聲圖。仿真結(jié)果表明所設(shè)計(jì)的PLL在輸出28 GHz的信號(hào)時(shí)相位噪聲為-124.2 dBc/Hz@10 MHz。圖5為PLL分別輸出26 GHz，28 GHz以及41 GHz信號(hào)時(shí)，VCO控制電壓的變化圖。仿真結(jié)果表明，VCO控制電壓上的ripple均為1 mV左右，在5 μs時(shí)已經(jīng)基本鎖定。

　　6 結(jié)論

　　本文基于TSMC 65 nm工藝設(shè)計(jì)出了一個(gè)在1 V電源電壓下工作，輸入?yún)⒖碱l率為100 MHz，工作范圍覆蓋26 GHz-41 GHz高頻寬帶PLL，整個(gè)鎖相環(huán)輸出信號(hào)分辨率為100 MHz，鎖定時(shí)間大約5 μs，功耗為44 mW,且在28 GHz相位噪聲為 -124.2 dBc/Hz@10 MHz。

　　參考文獻(xiàn)

　　[1]Chen Feng, Xiao Peng Yu, Wei Meng Lim, et al.A 40 GHz 65 nm CMOS Phase-Locked Loop With Optimized Shunt-Peaked Buffer.IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS, VOL.25, NO.1, 2015.

　　[2]Li S,You F.Optimal Design of a Wideband 10GHz LC-VCO with Small KVCO Variation in 0.13m GSMC CMOS Process.IEEE International Conference on Electronics Technology, 2018.

　　[3]Chang C R, Kuo L C.A New Low-Voltage Charge Pump Circuit for PLL.IEEE International Symposium on Circuits and Systems, May 28-31, 2000.

　　[4]Yang Y C,Yu S A,Wang T, et al. A Dual-Mode Truly Modular Programmable Fractional Divider Based on a 1/1.5 Divider Cell. IEEE Microwave and Wireless Components Letters, 2005(15):754-756.

　　[5]Razavi B. A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35 m CMOS Technology[M].Wiley-IEEE Press eBook Chapters,2003.

　　作者簡(jiǎn)介：

　　耿新林(1996-)男，碩士，研究方向：射頻、微波、毫米波、太赫茲集成電路。

　　段譽(yù)(1997-)，男，本科生，研究方向：射頻、微波集成電路。

本文來(lái)源于科技期刊《電子產(chǎn)品世界》2019年第2期第81頁(yè)，歡迎您寫論文時(shí)引用，并注明出處