Achronix加入臺積電（TSMC）半導體知識產(chǎn)權(quán)（IP）聯(lián)盟計劃

近日，基于現(xiàn)場可編程門陣列（FPGA）的硬件加速器件和高性能嵌入式FPGA（eFPGA）半導體知識產(chǎn)權(quán)（IP）領(lǐng)導性企業(yè)Achronix半導體公司（Achronix Semiconductor Corporation）已加入臺積電IP聯(lián)盟計劃，該計劃是臺積電開放創(chuàng)新平臺（OIP）的關(guān)鍵組成部分。Achronix屢獲殊榮的Speedcore? eFPGA IP針對高端和高性能應用進行了優(yōu)化。Speedcore eFPGA IP現(xiàn)已可用在TSMC 16nm FinFET Plus（16FF +）和N7工藝技術(shù)上，并且很快將在TSMC 12nm FinFET Compact Technology（12FFC）上可用。

Achronix先前宣布了其用于Speedcore IP的、現(xiàn)已可提供客戶使用的Gen4 FPGA架構(gòu)。與以前的Speedcore架構(gòu)相比，Speedcore Gen4架構(gòu)的性能提高了60％，功耗降低了50％，芯片面積減少了65％，同時保留了Speedcore eFPGA IP的原有功能，將可編程硬件加速功能帶到廣泛的高性能計算、網(wǎng)絡和存儲應用中。Achronix將于9月26日參加在圣克拉拉市舉行的臺積電開放創(chuàng)新平臺生態(tài)論壇（TSMC Open Innovation Platform Ecosystem Forum），并在420號展位上展示其Speedcore eFPGA IP如何針對每個客戶的應用進行獨特的規(guī)模定制和優(yōu)化。

“Achronix的Speedcore eFPGA IP實現(xiàn)了提供最高性能硬件加速功能與同時保留適應新工作負載的靈活性之間的最佳平衡。這是在計算、網(wǎng)絡和存儲卸載等領(lǐng)域進行SoC開發(fā)所面臨的關(guān)鍵設計要求?！盇chronix市場營銷副總裁Steve Mensor說道，“Achronix是唯一一家能同時提供基于高性能獨立FPGA芯片的數(shù)據(jù)加速器和eFPGA IP技術(shù)的公司。有興趣在其ASIC / SoC中使用Achronix的Speedcore eFPGA的公司可以確信，他們將獲得與Achronix在其自身產(chǎn)品中使用的、同樣高質(zhì)量的FPGA技術(shù)?！?/p>

Speedcore eFPGA IP是一種完全可擴展的架構(gòu)，可支持從5K大小的6輸入查找表（6LUT）到1M大小的6LUT的邏輯陣列，并支持包括存儲器、用于濾波的數(shù)字信號處理器（DSP）單元塊和針對AI / ML應用優(yōu)化的機器學習處理器（MLP）單元塊在內(nèi)的其他可編程單元塊。Achronix的高質(zhì)量ACE設計工具可支持Speedcore IP。

“CPU內(nèi)核、GPU內(nèi)核以及現(xiàn)在的eFPGA都是芯片創(chuàng)新的關(guān)鍵IP，這些創(chuàng)新專注于人工智能、5G無線基礎設施、汽車和邊緣計算等領(lǐng)域中瞬息萬變的應用?！迸_積電設計基礎設施管理部門高級總監(jiān)Suk Lee說，“我們很高興地看到Achronix攜其優(yōu)化的Speedcore eFPGA IP解決方案加入到我們的IP聯(lián)盟計劃，從而使我們的客戶能夠獲得流暢的設計體驗、便捷的設計重用以及快速集成到整個設計系統(tǒng)中?！?/p>