“拼接樂(lè)高”實(shí)現(xiàn)應(yīng)用搭建，后摩爾時(shí)代誰(shuí)是主流?

現(xiàn)階段，5G、人工智能、物聯(lián)網(wǎng)、云計(jì)算及自動(dòng)駕駛等技術(shù)迅速落地，隨之帶來(lái)的是巨大的產(chǎn)業(yè)發(fā)展?jié)摿?，與此同時(shí)高速發(fā)展帶來(lái)的也是計(jì)算產(chǎn)業(yè)革新的挑戰(zhàn)，2019年10月24日賽靈思開(kāi)發(fā)者大會(huì)（XDF）亞洲站媒體預(yù)溝通會(huì)于北京召開(kāi)。

賽靈思人工智能業(yè)務(wù)資深總監(jiān) 姚頌

會(huì)上,賽靈思人工智能業(yè)務(wù)資深總監(jiān)姚頌為《電子產(chǎn)品世界》介紹，在計(jì)算產(chǎn)業(yè)正面臨諸多挑戰(zhàn)時(shí)的相應(yīng)措施及，賽靈思最新發(fā)布的創(chuàng)新型軟件平臺(tái)Vitis以及賽靈思開(kāi)發(fā)者大會(huì)（XDF）的相關(guān)介紹。

摩爾定律放緩后誰(shuí)成主流趨勢(shì)？

近些年AI芯片的種類日益增加，從市場(chǎng)局勢(shì)來(lái)看，行業(yè)內(nèi)各量級(jí)企業(yè)并沒(méi)有延續(xù)按照原有的增長(zhǎng)趨勢(shì)發(fā)展，而是整體處于一種放緩的態(tài)勢(shì)。由于摩爾定律的放緩，異構(gòu)計(jì)算成為趨于主流的態(tài)勢(shì)，近些年賽靈思SOC的產(chǎn)品出貨量處于上升趨勢(shì)。摩爾定律放緩問(wèn)題，在芯片成本及性能方面都給予了行業(yè)極大的沖擊，由于7納米投資節(jié)點(diǎn)很大，現(xiàn)投資7納米的只有英特爾、三星和TSMC，其他方向已經(jīng)不敢投資先進(jìn)型節(jié)點(diǎn)。7納米及以下的生產(chǎn)線的開(kāi)發(fā)成本過(guò)高，相比于28納米高出近兩倍。

處理器方面，CPU可以通過(guò)更好的工藝尺寸進(jìn)而取得更好的性能以縮小GPU之間的差距，然而摩爾定律的放緩已經(jīng)使雙方水平看齊，無(wú)法通過(guò)工藝得到提升。CPU不能通過(guò)先進(jìn)工藝超過(guò)GPU的性能，GPU也不能通過(guò)先進(jìn)工藝超過(guò)專用芯片性能，最后全部制程拉到同一個(gè)水平線。從前，性能方面得躍進(jìn)主要來(lái)源于工藝節(jié)點(diǎn)、微結(jié)構(gòu)的提升，現(xiàn)階段沒(méi)工藝節(jié)點(diǎn)的提升困難，只能依仗體系結(jié)構(gòu)提升及專業(yè)化的體系結(jié)構(gòu)。摒棄掉靈活運(yùn)用性及多重市場(chǎng)以此換來(lái)更高的性能。

Vitis平臺(tái)實(shí)現(xiàn)軟件接口統(tǒng)一

本年度，賽靈思創(chuàng)新型軟件平臺(tái)Vitis面世。從FPGA角度，Vitis擁有不同的軟件開(kāi)發(fā)環(huán)境。舉例來(lái)說(shuō)，Verilog用來(lái)單獨(dú)開(kāi)發(fā)FPGA，F(xiàn)PGA接入云端加速后，形成CPU、PCIE、FPGA形式的系統(tǒng)配套，繼而的SD Accel開(kāi)發(fā)環(huán)境就是利用PC插卡式的加速環(huán)境。我們知道，賽靈思在2013、2014年開(kāi)始推出SOC。賽靈思的ZYNQ板卡上，RAM式CPU加上FPGA，中間使用組線連接。開(kāi)發(fā)者可以使用ZYNQ實(shí)現(xiàn)應(yīng)用的完整開(kāi)發(fā)，并使其加速在FPGA上。現(xiàn)階段，賽靈思希望使各領(lǐng)域開(kāi)發(fā)者的設(shè)想融合，利用Vitis平臺(tái)，使軟件接口實(shí)現(xiàn)完整的統(tǒng)一。

收購(gòu)案之后，賽靈思在AI相關(guān)的IP、軟件、算法方面得到了極大的助力，我們知道，開(kāi)發(fā)者的代碼層次具有開(kāi)放性。Vitis平臺(tái)中，F(xiàn)PGA的IP、運(yùn)行底層的驅(qū)動(dòng)軟件、編譯器、優(yōu)化器已經(jīng)全部實(shí)現(xiàn)完成且完善，值得一提的是Vitis平臺(tái)的zoo模型可以為開(kāi)發(fā)者提供幾十個(gè)不同的業(yè)務(wù)場(chǎng)景可能使用到的算法。使用Vitis平臺(tái)，開(kāi)發(fā)者從確定對(duì)應(yīng)業(yè)務(wù)場(chǎng)景算法到在FPGA上運(yùn)行只需要花費(fèi)很少的時(shí)間成本，如果開(kāi)發(fā)者需要使用原創(chuàng)的算法，Vitis提供工具也可快速替換zoo模型算法。以此形勢(shì)，開(kāi)發(fā)需要花費(fèi)的時(shí)間成本以及功耗方面都會(huì)有一定程度上的降低。

高良率芯片推進(jìn)汽車(chē)領(lǐng)域

自賽靈思投資深鑒之后，雙方形成了汽車(chē)業(yè)務(wù)方向的戰(zhàn)略式合作推廣，截止到2018年底，賽靈思在汽車(chē)行業(yè)的芯片出貨為1.6億顆，其領(lǐng)域多應(yīng)用在拼接、視頻處理，ADAS方面。芯片質(zhì)量對(duì)于所有創(chuàng)業(yè)公司或有志于做芯片的公司來(lái)說(shuō)，都是不可逾越的桎梏，關(guān)于芯片質(zhì)量問(wèn)題上姚頌介紹到兩個(gè)指標(biāo)，dppm(每一百萬(wàn)顆芯片中缺陷芯片的數(shù)量)，賽靈思汽車(chē)器件的芯片每一百萬(wàn)顆中只有小于2顆可能有問(wèn)題。FIT（10的9次方小時(shí)中，芯片發(fā)生故障的次數(shù)）賽靈思芯片產(chǎn)品小于12次。

“拼接樂(lè)高”形勢(shì)實(shí)現(xiàn)應(yīng)用搭建

如果FPGA可以像樂(lè)高一樣，用戶利用其實(shí)現(xiàn)任意形式的拼接，各個(gè)領(lǐng)域擁有的IP核，用戶打造應(yīng)用時(shí)，只需把流水線上各種不同的IP核進(jìn)行拼接，繼而實(shí)現(xiàn)性能上的完善，這是賽靈思及整個(gè)行業(yè)的愿景。

目前整個(gè)產(chǎn)業(yè)體系呈倒三角形狀態(tài)，以芯片和板卡為基石，累加開(kāi)發(fā)環(huán)境，再向上提供第三方加速庫(kù)及開(kāi)源軟件架構(gòu)，頂層是廣泛形勢(shì)的應(yīng)用場(chǎng)景。

在未來(lái)，采用單一形勢(shì)已經(jīng)無(wú)法大幅度提升性能。開(kāi)發(fā)并非僅僅是底層軟件和底層硬件，研發(fā)者需要利用各類DSA，使不同相關(guān)行業(yè)得到更好的軟件支持，使開(kāi)發(fā)者利用統(tǒng)一的軟件及各種類IP和解決方案在最短的時(shí)間成本內(nèi)實(shí)現(xiàn)應(yīng)用搭建。目前，賽靈思的部分戰(zhàn)略在AI和5G，在芯片層面、軟件層面、系統(tǒng)層面做出調(diào)整。2018年賽靈思發(fā)布了ACAP，2019年發(fā)布了Vitis，據(jù)賽靈思官方透露，本年度的XDF（賽靈思開(kāi)發(fā)者大會(huì)）將會(huì)有更加創(chuàng)新型的產(chǎn)品發(fā)布。

關(guān)于XDF

作為自適應(yīng)和智能計(jì)算的全球領(lǐng)先企業(yè)，賽靈思開(kāi)發(fā)者大會(huì)（XDF）于2017年開(kāi)始舉辦，迄今已發(fā)展至第三屆。計(jì)算產(chǎn)業(yè)正面臨諸多挑戰(zhàn)：云端和邊緣正呈統(tǒng)一化趨勢(shì)，人工智能激增要求超高算力，后摩爾定律時(shí)代算力受限，異構(gòu)計(jì)算廣泛普及等。與此同時(shí)，5G、人工智能、物聯(lián)網(wǎng)、云計(jì)算及自動(dòng)駕駛等技術(shù)迅速落地與演進(jìn)也帶來(lái)巨大的產(chǎn)業(yè)發(fā)展?jié)摿?。面?duì)行業(yè)關(guān)鍵節(jié)點(diǎn)，種類繁多的開(kāi)發(fā)者大會(huì)應(yīng)運(yùn)而生。