一種基于頻率預(yù)測算法的快速鎖定全數(shù)字鎖相環(huán)

譚寧禹 (大連理工大學(xué)?微電子學(xué)院，遼寧?大連?116024）

摘? 要：近年來，5G和物聯(lián)網(wǎng)應(yīng)用對片上系統(tǒng)時(shí)鐘提出了新的需求。鎖相環(huán)在片內(nèi)發(fā)揮著重要的作用，以產(chǎn) 生不同的時(shí)鐘源。這些新需求的主要關(guān)注點(diǎn)快速鎖定、低功耗、低噪聲和小面積。隨著CMOS工藝的發(fā)展，模 擬鎖相環(huán)的工作電壓逐漸降低，其設(shè)計(jì)面臨著巨大的挑戰(zhàn)。根據(jù)市場需求，采用全數(shù)字鎖相環(huán)(ADPLL)進(jìn)行數(shù) 字設(shè)計(jì)，以減少設(shè)計(jì)時(shí)間和設(shè)計(jì)工作量。此外，使用標(biāo)準(zhǔn)單元實(shí)現(xiàn)的ADPLL不僅可以加快設(shè)計(jì)時(shí)間，而且可以 提高可移植性。當(dāng)系統(tǒng)處于休眠狀態(tài)時(shí)，鎖相環(huán)功耗控制著系統(tǒng)的待機(jī)功耗。因此，如果鎖相環(huán)可以快速鎖定 頻率和相位，鎖相時(shí)間就可以減少，這樣鎖相環(huán)就可以在低功率模式下關(guān)閉。本文提出了一種基于頻率預(yù)測算 法的快速鎖定ADPLL。該鎖相環(huán)在中芯國際 130 nm CMOS工藝中進(jìn)行了實(shí)現(xiàn)和驗(yàn)證。 

關(guān)鍵詞：全數(shù)字鎖相環(huán)；快速鎖定；頻率預(yù)測算法

0  引言 

近年來，隨著5G和物聯(lián)網(wǎng)的發(fā)展，鎖相環(huán)(PLL)在 片上系統(tǒng)(SoC)中扮演著重要的角色。在一個(gè)SoC中， 通常需要幾個(gè)鎖相環(huán)為不同的I/O接口提供不同的時(shí)鐘 源。鎖相環(huán)產(chǎn)生不同的頻率，適用于不同的應(yīng)用場合， 廣泛應(yīng)用于移動通信系統(tǒng)、無線通信系統(tǒng)和生物醫(yī)學(xué)電 子領(lǐng)域。傳統(tǒng)鎖相環(huán)是由電荷泵鎖相環(huán)實(shí)現(xiàn)的，在先進(jìn) 的CMOS工藝中，鎖相環(huán)的設(shè)計(jì)面臨泄漏電流的挑戰(zhàn)。 此外，電壓控制振蕩器(Kvco)的增益由于控制電壓范圍 的縮小而增大。因此，它很容易遭受噪聲對控制電壓的 影響。傳統(tǒng)鎖相環(huán)中含有一些無源器件，模擬環(huán)路濾波 器芯片面積大、成本高。并且傳統(tǒng)鎖相環(huán)鎖相時(shí)間長， 功耗高。因此，隨著工藝尺度的減小，由VCO、電荷泵 和模擬環(huán)路濾波器組成的鎖相環(huán)不適合新的要求，即低 功耗、低電壓、低芯片面積，尤其是快速鎖定。

全數(shù)字鎖相環(huán)(ADPLL)利用了CMOS工藝的優(yōu) 點(diǎn)^[1]，與傳統(tǒng)鎖相環(huán)相比，ADPLL采用數(shù)字電路代替無 源器件。將VCO轉(zhuǎn)換為數(shù)字控制振蕩器(DCO)，并將模 擬濾波器轉(zhuǎn)換為數(shù)字濾波器。芯片尺寸減小，芯片成本 相應(yīng)降低。因此，ADPLL可以在低電壓下工作，芯片 面積小。 

為了實(shí)現(xiàn)快速鎖定，需要對全數(shù)字鎖相環(huán)引入快速 鎖定算法。這里采用了一種新穎的頻率預(yù)測算法來對數(shù) 控振蕩器控制字進(jìn)行預(yù)測，來加快鎖定速度。

1  快速鎖定全數(shù)字鎖相環(huán) 

1.1 全數(shù)字鎖相環(huán)架構(gòu) 采用基于計(jì)數(shù)器的全數(shù)字鎖相環(huán)系統(tǒng)結(jié)構(gòu)^[2]，本論 文提出了一種寬頻帶的，低功耗的、能夠?qū)崿F(xiàn)自適應(yīng)快 速鎖定的全數(shù)字鎖相環(huán)系統(tǒng)架構(gòu)，如圖1所示。其中，模擬電路包括數(shù)字時(shí)間轉(zhuǎn)換器、時(shí)間數(shù)字轉(zhuǎn)換器、LC 數(shù)控振蕩器。高速數(shù)字電路包含有snapshot電路、可變 時(shí)鐘相位累加器、Σ-Δ調(diào)制器。而低速數(shù)字電路則包含 有限狀態(tài)機(jī)、數(shù)字濾波器、相位檢測器、DTC增益校正 電路、TDC輸出擴(kuò)展電路、DCO增益校正電路、DCO 細(xì)調(diào)bank行列控制邏輯、DTC輸入溫度碼解碼電路^[3]。 

首先，整數(shù)輸入分頻比和輸出時(shí)鐘分別累加得到整 數(shù)相位與可變相位。之后，這兩個(gè)相位被送到相位檢測 器中進(jìn)行做差，得到整數(shù)相位差。同時(shí)，參考時(shí)鐘通過 數(shù)字時(shí)間轉(zhuǎn)換器進(jìn)行延遲，得到。采用一個(gè)快照電路提 供重定時(shí)時(shí)鐘CKR和門控時(shí)鐘CKG，利用時(shí)間數(shù)字轉(zhuǎn)換 器檢測CKG和之間的分?jǐn)?shù)相位差。隨后，整體的相位差 通過將和 相加得到。最后，一個(gè)數(shù)字濾波器將處理得 到數(shù)控振蕩器控制字來控制數(shù)控振蕩器的振蕩頻率。

1.2 頻率預(yù)測算法 

快速鎖定算法在原理上包含兩種類型。第一個(gè)是在 環(huán)路開始運(yùn)行之前預(yù)測數(shù)控振蕩器控制字。該方法減 小了初始相位差。另一種是采用換檔算法自適應(yīng)控制 帶寬。既滿足鎖定速度的要求，又滿足相位噪聲的要 求^[4]。 

由于我們?yōu)榱双@得較好的相位噪聲，選擇了LC振 蕩器，而不是環(huán)形振蕩器，LC振蕩器的調(diào)諧曲線并不 是嚴(yán)格線性的，所以與環(huán)形振蕩器相比其頻率預(yù)測無法 直接精確得到控制字的值，但是由于粗調(diào)和中調(diào)陣列的 調(diào)諧步長較大，所以仍然可以得到較為精確的預(yù)測值。 

在鎖定過程中，DCO輸出周期可以看做是粗調(diào)控制字和中調(diào)控制字的函數(shù)，對于采用線性度極高的由相同 的延時(shí)單元級聯(lián)組成的環(huán)形振蕩器來說，該函數(shù)關(guān)系可 以看成是嚴(yán)格線性的，所以，直接采用基于線性關(guān)系的 頻率估計(jì)算法進(jìn)行一次線性插值即可以實(shí)現(xiàn)快速鎖定。 但是對于LC振蕩器，輸出頻率，一方面受限于工藝庫，片上電感的值在整個(gè)輸出頻率范圍內(nèi)會有 1 nH左右的波動，另一方面，電容值隨著控制字是線性 變化的，所以輸出頻率f隨著控制字的變化是斜率遞增 的，輸出周期隨著控制字的變化是斜率遞減的，因此輸 出周期與控制字并不是嚴(yán)格線性的。為了在覆蓋較大的 頻率調(diào)諧范圍的同時(shí)，實(shí)現(xiàn)較為精細(xì)的頻率分辨率， DCO的調(diào)諧陣列采用了三級調(diào)節(jié)的方式，粗調(diào)陣列調(diào)諧 步長26 MHz/LSB，中調(diào)陣列2.5 MHz/LSB，細(xì)調(diào)陣列 60 kHz/LSB，其中粗調(diào)和中調(diào)陣列采用了type I環(huán)路控 制，相對于傳統(tǒng)的type II環(huán)路可以加快鎖定速度，而細(xì) 調(diào)陣列采用type II環(huán)路控制，有利于壓制相位噪聲，實(shí) 現(xiàn)最終的鎖定。所以，可以針對粗調(diào)控制字利用線性插 值法進(jìn)行頻率預(yù)測，進(jìn)一步加快鎖定速度。 

線性插值的原理如下，輸入時(shí)鐘周期P_ref 和輸出時(shí) 鐘周期P_ckv的比例R是粗調(diào)控制字和中調(diào)控制字的函數(shù):

針對實(shí)際中的LC振蕩器，R隨著粗調(diào)控制字和中調(diào) 控制字的增加而減小，但并不是嚴(yán)格的線性變化，可以 采用線性插值進(jìn)行擬合。目標(biāo)是找到使得周期比最接 近理想整數(shù)分頻比FCW時(shí)的粗調(diào)諧字^[5]。在系統(tǒng)重置之 后，有限狀態(tài)機(jī)首先控制系統(tǒng)進(jìn)入頻率預(yù)測狀態(tài)。整個(gè) 頻率預(yù)測過程需要四個(gè)時(shí)鐘周期來完成，如圖2所示。 

第1個(gè)周期設(shè)置控制字OTW_max=31，控制DCO震蕩 在最高頻率，通過計(jì)數(shù)器測得此時(shí)的R的最大值：

第2個(gè)周期設(shè)置控制字OTW_min=0，控制DCO震蕩在 最低頻率，通過計(jì)數(shù)器測得此時(shí)的R的最小值：

第3個(gè)周期利用線性插值法，設(shè)定線性插值的區(qū)間 為（R _min，R_max），根據(jù)線性插值公式： 

得到線性插值預(yù)測值：

第4個(gè)周期利用該線性插值預(yù)測值對粗調(diào)陣列進(jìn)行 預(yù)置數(shù)，可以縮小初始狀態(tài)的相位差，縮短鎖定時(shí)間。

2  仿真結(jié)果 

本ADPLL在中芯國際130 nm CMOS工藝中實(shí)現(xiàn)。 系統(tǒng)功耗總結(jié)如下表1。系統(tǒng)性能總結(jié)如表2所示。系統(tǒng) 版圖如圖3所示。

3  總結(jié) 

本文提出了一種新的快速鎖定全數(shù)字鎖相環(huán)，該 ADPLL具有功耗低、面積小、噪聲低、鎖相速度快等 優(yōu)點(diǎn)。引入的頻率預(yù)測算法可以在環(huán)路鎖定開始前完成 數(shù)控振蕩器控制字的預(yù)測，從而極大減小上電和跳頻時(shí) 的鎖定時(shí)間，滿足快速鎖定的需求。

參考文獻(xiàn)： 

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本文來源于科技期刊《電子產(chǎn)品世界》2020年第03期第73頁，歡迎您寫論文時(shí)引用，并注明出處。