使用帶有片上高速網絡的FPGA的八大好處

引言

自從幾十年前首次推出FPGA以來，每種新架構都繼續(xù)在采用按位（bit-wise）的布線結構。雖然這種方法一直是成功的，但是隨著高速通信標準的興起，總是要求不斷增加片上總線位寬，以支持這些新的數據速率。這種限制的一個后果是，設計人員經?；ㄙM大量的開發(fā)時間來嘗試實現時序收斂，犧牲性能來為他們的設計布局布線。

傳統的FPGA布線基于整個FPGA中水平和垂直方向上運行的多個獨立分段互連線（segment），在水平和垂直布線的交叉點處帶有開關盒（switch box）以實現通路的連接。通過這些獨立段和開關盒可以在FPGA上構建從任何源到任何目的地的通路。FPGA布線的這種統一結構為實現任何邏輯功能提供了極大的靈活性，可用于FPGA邏輯陣列內的任何數據路徑位寬。

盡管在FPGA中的按位來布線非常靈活，但其缺點是每個段都會給任何給定的信號通路增加延遲。需要在FPGA中進行長距離傳輸的信號會導致分段之間的連接延遲，從而降低了功能的性能。按位布線的另一個挑戰(zhàn)是擁塞，它要求信號路徑繞過擁塞，這會導致更多的延遲，并造成性能的進一步降低。

Achronix將此挑戰(zhàn)視為一個開發(fā)全新架構的機會，以消除傳統FPGA的設計挑戰(zhàn)并提高系統性能。Achronix的解決方案是在傳統分段式FPGA布線結構之上，再為其全新的Speedster7t FPGA系列器件創(chuàng)建一個革命性的二維（2D）高速片上網絡（NoC）。Speedster7t NoC連接到所有片上高速接口：400G以太網、PCIe Gen5、GDDR6和DDR4 / 5的多個端口。

NoC的內部由一組行和列組成，它們在整個FPGA邏輯陣列中將網絡數據流量從水平和垂直方向上進行分發(fā)。主NoC接入（NAP）點和從NoC接入點位于NoC的每一行和每一列交叉的位置。這些NAP可以是NoC和可編程邏輯陣列之間的源或目的地。

Ethernet：以太網

Security：安全性

Configuration：配置

each direction：每個方向

Speedster7t的NoC似乎只對FPGA內部的布線總線有所幫助；但是，這種新型架構可以顯著提高設計人員的工作效率，實現全新的設計功能，并提供了輕松實現密集型數據處理應用的能力。下面列舉了在效率提高、設計變更和性能提升方面最顯著的八種應用場景。

圖1：Speedster7t的片上網絡（NoC）和接口

在整個FPGA的邏輯陣列中簡化高速數據分發(fā)

在傳統的各種FPGA架構中，對連接到FPGA的片外存儲器以及與之相連的外部高速數據源進行雙向的讀/寫操作，需要數據在FPGA邏輯架構中經過一條較長且分段的路由路徑。這種制約不僅限制了帶寬，而且還會消耗在邏輯陣列中的用戶設計所需的布線資源，這給FPGA設計人員在時序收斂方面帶來了挑戰(zhàn)，尤其是其他邏輯功能對器件利用率提高的時候。

使用Speedster7t的NoC將數據從外部源傳輸到FPGA和存儲器，比使用傳統的FPGA架構完成同樣的工作要容易得多。Speedster7t NoC增強了FPGA陣列中傳統的可編程互連，其中的NoC就像一個疊加在城市街道系統上的高速公路網絡。雖然Speedster7t FPGA中傳統的、可編程互連矩陣仍然適用于較慢的本地數據流量，但NoC可以處理更具挑戰(zhàn)性的、高速的數據流。

NoC中的每一行或每一列都被實現為兩個256位的、以2 Ghz固定時鐘速率運行的單向數據通道。行具有東/西通道，列具有北/南通道，從而允許每個NoC行或列可以同時處理每個方向上512 Gbps的數據流量?？偠灾@些通道可以通過編寫簡單的Verilog或VHDL代碼，在FPGA陣列中傳輸大量的數據，這些代碼支持FPGA與NAP通信并連接到NoC高速公路網絡上。

下圖顯示了NoC中各個點之間的數據傳輸。點1和點2的邏輯分別實例化了一個水平NAP。NAP可以發(fā)送和接收數據，但是每個單獨的數據流都只是朝向一個方向。類似地，點3和點4的邏輯實例化了一個垂直NAP，并且可以在彼此之間發(fā)送數據流。

圖2：NoC上跨越器件邏輯陣列的數據流

自動將PCIe接口連接到存儲器

在現在的FPGA中，設計人員在將高速接口連接至連有FPGA的存儲器件進行讀寫時，必須考慮在器件內由于連接邏輯、進行布線、以及輸入和輸出信號的位置而產生的延遲。為了實現基本的接口功能，在設計過程中構建一個簡單的存儲接口通常就要花費大量的時間。

在Speedster7t架構中，將嵌入式PCIe Gen5接口連接到已連接的GDDR6或DDR4存儲器這項工作，可由外圍NoC自動處理，不需要設計人員編寫任何RTL來建立這些連接。由于NoC連接到所有的外圍IP接口，因此設計人員在將PCIe連接到GDDR6或DDR4的任何一個存儲器接口時，都具有極大的靈活性。在下面的示例中，NoC能夠提供足夠的帶寬，以持續(xù)支持PCIe Gen 5通信流連接到GDDR6內存的任意兩個通道。這種高帶寬連接無需消耗任何FPGA邏輯陣列資源即可實現，并且設計所需時間幾乎為零。用戶只需要啟用PCIe和GDDR6接口即可在NoC上發(fā)送事務。

圖3：將PCIe直接連接到GDDR6接口

在獨立的FPGA邏輯陣列模塊上實現安全的局部重新配置

與其他基于靜態(tài)隨機存取存儲器（SRAM）的FPGA一樣，Speedster7t FPGA必須在通電時進行配置。Speedster7t FPGA具有一個片上FPGA配置單元（FCU），用于管理FPGA的初始配置和任何后續(xù)的局部重新配置。FCU還被連接到NoC，從而在配置FPGA時提供了更高的靈活性。使用NoC將配置位流傳輸到Speedster7t FCU，可以使用以前不可用的新方法來對FPGA進行配置。

在器件配置之前，Speedster7t NoC可用于某些讀/寫事務：PCIe至GDDR6、PCIe至DDR4、最后是PCIe至FCU。一旦PCIe接口被設置好，FPGA就可以通過PCIe接口接收配置比特流（bitstream），并將其發(fā)送給FCU以配置器件的其余部分。一旦到達FCU，配置比特流被寫入FPGA可編程邏輯以配置器件。在器件被配置完成后，設計人員可以靈活地重新配置FPGA的某些部分（局部重新配置），以增加新的功能或提高加速性能，而無需關閉FPGA。

新的局部重新配置比特流可以通過PCIe接口發(fā)送到FCU，來重新配置器件的任何部分。當部分器件被重新配置時，通過在所需的區(qū)域中實例化一個NAP與NoC進行通信，任何進出新配置區(qū)域的數據都可以在Speedster7t1500器件中被輕松訪問。NoC消除了傳統FPGA局部重新配置的復雜性，因為用戶不必擔心圍繞現有邏輯功能進行布線并影響性能，也不必擔心由于該區(qū)域中的現有邏輯而無法訪問某些器件的引腳。該功能節(jié)省了設計人員的時間，并在使用局部重新配置時提供了更大的靈活性。

此外，局部重新配置允許設計人員在工作負載變化時調整器件內的邏輯。例如，如果FPGA正在對輸入的數據執(zhí)行壓縮算法，并且不再需要壓縮，則主機CPU可以告訴FPGA重新配置，并加載經過優(yōu)化的新設計以處理下一個工作負載。在器件仍處于運行狀態(tài)時，局部重新配置可以在邏輯陣列集群（cluster）級別上獨立完成。一個聰明的用例是開發(fā)一個具有自我感知的FPGA，該FPGA通過使用一個軟CPU來監(jiān)測器件操作以實時啟動局部重新配置，來關閉邏輯從而節(jié)省功耗，或在FPGA架構中添加更多加速器模塊，以臨時處理大量的輸入數據。這些功能為設計人員提供了前所未有的配置靈活性。

圖4：使用Speedster7t NoC實現硬件虛擬化