為工業(yè)4.0啟用可靠的基于狀態(tài)的有線監(jiān)控 — 第2部分

簡介

在“ 為工業(yè)4.0啟用可靠的基于狀態(tài)的有線監(jiān)控 — 第1部分 ”一文中，我們介紹了ADI公司的有線接口解決方案，該方案幫助客戶縮短設計周期和測試時間，讓工業(yè)CbM解決方案更快地進入市場。本文探討了多個方面，包括選擇合適的MEMS加速度計和物理層，以及EMC性能和電源設計。此外，還包括第一部分介紹的三種設計解決方案和性能權衡。本文為第二部分，著重介紹第一部分展示的SPI至RS-485/RS-422設計解決方案的物理層設計考量。

為MEMS實現(xiàn)有線物理層接口的常見挑戰(zhàn)包括管理EMC可靠性和數(shù)據(jù)完整性。但是，在RS-485/RS-422長電纜上分布SPI之類的時鐘同步接口，同時在相同的雙絞線（虛假電源）上部署電源和數(shù)據(jù)時，會帶來更多挑戰(zhàn)。本文討論以下關鍵問題，并就物理層接口設計提供建議：

◆   管理系統(tǒng)時間同步

◆   推薦的數(shù)據(jù)速率與電纜長度

◆   適用于共用電源和數(shù)據(jù)架構的濾波器設計和仿真

◆   虛假電源結構中的無源元件性能權衡

◆   元件選擇和系統(tǒng)設計窗口

◆   試驗性測量

圖1.采用與不采用RS-485/RS-422長電纜的系統(tǒng)的MISO數(shù)據(jù)和SPI SCLK同步。

時間同步和電纜長度

設計SPI至RS-485/RS-422鏈路時，電纜和元件會影響系統(tǒng)時鐘和數(shù)據(jù)同步。在長電纜中傳輸時，SCLK信號會在電纜中產(chǎn)生傳播延遲，100米長的電纜會延遲約400ns到500 ns。對于MOSI數(shù)據(jù)傳輸，MOSI和SCLK會被電纜延遲同等時間。然而，從從機MISO發(fā)送到主機的數(shù)據(jù)會出現(xiàn)兩倍傳播延遲，因而不再與SCLK同步?？赡艿淖畲骃PI SCLK基于系統(tǒng)傳播延遲設置，包括電纜傳播延遲，以及主機和從機元件傳播延遲。

圖1展示系統(tǒng)傳播延遲如何導致SPI主機上出現(xiàn)不準確的SPI MISO采樣。對于沒有采用RS-485/RS-422電纜的系統(tǒng)，MISO數(shù)據(jù)和SPI SCLK會以低延遲或無延遲同步。對于采用了電纜的系統(tǒng)，SPI從機上的MISO數(shù)據(jù)與SPI SCLK之間存在一個系統(tǒng)傳播延遲，如圖1中的tpd1所示?；氐街鳈C的MISO數(shù)據(jù)存在兩個系統(tǒng)傳播延遲，如tpd2所示。當數(shù)據(jù)由于電纜和元件傳播延遲而右移時，會發(fā)生不準確的數(shù)據(jù)采樣。

為了防止出現(xiàn)不準確的MISO采樣，可以縮短電纜長度、降低SPI SCLK，或者在主控制器中實施SPI SCLK補償方案（時鐘相位偏移）。理論上，系統(tǒng)傳播延遲應該小于SCLK時鐘周期的50%，以實現(xiàn)無錯通信；在實踐中，可以將系統(tǒng)延遲限值確定為SCLK的40%，這可以作為一般規(guī)則。

圖2針對1.1部分中描述的兩個SPI至RS-485/RS-422設計提供SPI SCLK和電纜長度指南。這種非隔離設計使用了ADI公司具備高速EMC穩(wěn)健性的小型RS-485/RS-422器件（ ADM3066E 和 ADM4168E ）。這種隔離設計還采用了ADI公司的iCoupler?信號和電源隔離 ADuM5401 器件，可以為SPI至RS-485/RS-422鏈路提供更高的EMC穩(wěn)健性和抗噪聲干擾性能。這種設計會增加系統(tǒng)傳播延遲，導致不可在更高的SPI SCLK速率下運行。在更長的電纜（超過30米）中傳輸時，強烈建議增加隔離，以幫助消除接地回路和EMC事件的影響，例如靜電放電(ESD)、電快速瞬變脈沖群(EFT)，以及與數(shù)據(jù)傳輸電纜耦合的高壓浪涌。當電纜長度達到或超過30米時，隔離和非隔離設計的SPI SCLK和電纜長度性能相似，如圖2所示。

圖2.針對隔離和非隔離設計的SPI SCLK和電纜長度指南。

虛假電源

圖3.虛假電源物理層的交流和直流電壓電平。

背景知識

虛假電源將電源和數(shù)據(jù)部署在一根雙絞線上，在主機和從機之間實現(xiàn)單電纜解決方案。將數(shù)據(jù)和電源部署在同一根電纜上，可以在空間有限的邊緣傳感器節(jié)點上實現(xiàn)單連接器解決方案。

電源和數(shù)據(jù)通過電感電容網(wǎng)絡分布在單根雙絞線上，具體如圖3所示。高頻數(shù)據(jù)通過串聯(lián)電容與數(shù)據(jù)線路耦合，可以保護RS-485/RS-422收發(fā)器免受直流總線電壓影響，如圖3a所示。圖3所示為通過連接至數(shù)據(jù)線路的電感連接至主機控制器的電源。如圖3b所示，5V直流電源對交流數(shù)據(jù)總線實施偏置。在圖3c中，電流路徑顯示為從機和主機之間的IPWR，使用電纜遠端基于狀態(tài)監(jiān)控(CbM)的從機傳感器節(jié)點上電感從線路中獲取電源。

圖4.SPI至RS-485/RS-422設計和虛假電源濾波器電路。

高通濾波器

在本文中，假設將虛假電源電感電容網(wǎng)絡部署到兩根電纜中，這會部署SPI MISO信號的RS-485/RS-422轉換。圖4描述主機和從機SPI至RS-485/RS-422的設計，以及SPI MISO數(shù)據(jù)線的虛假電源濾波器電路。濾波器電路采用高通電纜，所以要求傳輸?shù)臄?shù)據(jù)信號不能包含直流內(nèi)容或極低頻率的內(nèi)容。

圖5所示為二階高通濾波器電路，這是對圖4的簡化演示。RS-485/RS-422發(fā)射器的電壓輸出標記為VTX，R1具備15Ω輸出電阻。R2為30 kΩ，是RS-485/RS-422接收器的標準輸入電阻。電感(L)和電容(C)值可以選擇，以匹配所需的系統(tǒng)數(shù)據(jù)速率。

選擇電感(L)和電容(C)值時，需要考慮最大的RS-485/RS-422總線壓降和壓降時間，如圖6所示。存在一些標準，例如對于單根雙絞線以太網(wǎng)²，指出的最大可允許壓降和壓降時間如圖6a所示。對于有些系統(tǒng)，最大的可允許壓降和壓降時間值可能更大，受信號極性交越點限制，如圖6b所示。

壓降和壓降時間可與圖5中的仿真配對，以確定系統(tǒng)的高通頻率。

對于衰減出色的系統(tǒng)，高通濾波器截止頻率和壓降要求之間的關系如公式1.3所示

在SPI至RS-485/RS-422通信系統(tǒng)中增加虛假電源時，很顯然可允許的最低SPI SCLK速率會受虛假電源濾波器元件限制。

為了實現(xiàn)不含位錯誤的可靠通信，需要考慮最糟糕場景下的最低SPI SCLK，例如，當所有的SPI MISO采樣位處于邏輯高電平時，如圖7所示。如果所有的MISO采樣位都處于邏輯高電平，會導致位數(shù)據(jù)數(shù)率低于系統(tǒng)SPI SCLK。例如，如果SPI SCLK為2 MHz，且所有16個位都處于邏輯高電平，那么虛假電源LC濾波器網(wǎng)絡的速率相當于125 kHz的SPI MISO位數(shù)率。

如“時間同步和電纜長度”部分所示，電纜長度越長，需要的SPI SCLK速率越低。但是，虛假電源會限制最低的SPI SCLK速率。要平衡這些對立的要求，就需要小心選擇和確定無源濾波器元件的特性，尤其是電感。

圖5.RS-422發(fā)射數(shù)據(jù)路徑和RS-485/RS-422接收數(shù)據(jù)路徑的二階高通濾波器。

無源元件選擇

在選擇合適的功率電感時，需要考慮許多參數(shù)，包括足夠的電感、額定/飽和電流、自諧振頻率(SRF)、低直流電阻(DCR)和封裝尺寸。表1提供選擇的功率電感和參數(shù)。

額定電流需要滿足或超過遠程供電的MEMS傳感器節(jié)點的總電流要求，額定飽和電流需要更大。

此電感不會給交流數(shù)據(jù)造成高于其SRF的高阻抗，在達到某個點之后，會開始呈現(xiàn)電容性阻抗特性。選擇的電感SRF會限制在SPI至RS-485/RS-422物理層上使用的最大SPI SCLK，如圖1所示。在長電纜上使用時，可能不會接觸到SRF電感；例如，電纜超過10米時，可能無法達到11 MHz SPI SCLK速率（產(chǎn)品型號為744043101的SRF）。在其他情況下，在長電纜上運行時，電感SRF可能達到更低的SPI SCLK速率（2.4 MHz、1.2 MHz）。如前所述，在虛假電源濾波器網(wǎng)絡中使用時，電感也會限制可允許的最低SCLK速率。

值更大的電感可以采用12.7 mm × 12.7 mm封裝，值更小的電感可以采用4.8 mm × 4.8 mm封裝。

選擇合適的直流電壓隔離電容時，受限因素包括瞬態(tài)過電壓額定值和直流電壓額定值。直流電壓額定值需要超過最大的總線電壓偏置值，具體如圖3所示。電路或連接器短路時，電感電流會失衡，會被端電極阻抗消耗。出現(xiàn)短路時，需要設置隔直電容的額定值，以實現(xiàn)峰值瞬態(tài)電壓。例如，在低功率系統(tǒng)中，電感飽和電流約為1 A時，對應的隔直電容額定值至少為⁴直流50 V⁴。

圖6.RS-422接收器的壓降和壓降時間。

表2顯示在通過權衡這些對立要求，以最小化電感尺寸時，會因為物理限制（內(nèi)部繞組）等受到限制。