摩爾定律如何繼續(xù)延續(xù)：3D堆疊技術(shù)或許是答案

眾所周知，在芯片領(lǐng)域有一個(gè)定律非常出名，那就是摩爾定律。它是由英特爾的創(chuàng)始人之一戈登·摩爾提出來(lái)的。其主要內(nèi)容就是，芯片上的晶體管密度每18個(gè)月就會(huì)翻一番，隨之而來(lái)的便是芯片性能的翻倍。

隨著摩爾定律經(jīng)過(guò)數(shù)十載的發(fā)展，目前片上晶體管的尺寸已經(jīng)離技術(shù)極限不遠(yuǎn)。這意味著按照摩爾定律進(jìn)一步縮減晶體管特征尺寸的難度越來(lái)越大，半導(dǎo)體工藝下一步發(fā)展走到了十字路口。在逼近物理極限的情況下，新工藝研發(fā)的難度以及人力和資金的投入，也是呈指數(shù)級(jí)攀升，因此，業(yè)界開(kāi)始向更多方向進(jìn)行探索。

在這樣的情況下，是否要進(jìn)一步通過(guò)縮小晶體管特征尺寸來(lái)繼續(xù)半導(dǎo)體行業(yè)的發(fā)展成為了一個(gè)問(wèn)題。一個(gè)方向當(dāng)然是延續(xù)摩爾定律的路子繼續(xù)縮小特征尺寸，引入新的光刻技術(shù)，引入新的器件等等：例如三星就發(fā)布了用于3nm的Gate All-Around FET路線圖，但是隨著性能和經(jīng)濟(jì)學(xué)推動(dòng)力變?nèi)酰@樣的路徑還能走多遠(yuǎn)？

另一個(gè)方向就是用其他的路徑來(lái)代替摩爾定律通過(guò)縮小晶體管特征尺寸實(shí)現(xiàn)的經(jīng)濟(jì)學(xué)和性能推動(dòng)力，來(lái)延續(xù)半導(dǎo)體行業(yè)的發(fā)展。

3D堆疊技術(shù)出現(xiàn)的原因

現(xiàn)代芯片的功能越來(lái)越復(fù)雜，芯片尺寸也越來(lái)越大，導(dǎo)致工藝技術(shù)越來(lái)越復(fù)雜，由此帶來(lái)了成本問(wèn)題：不但制造成本高，設(shè)計(jì)成本也越來(lái)越高。為了應(yīng)對(duì)這個(gè)問(wèn)題，很多人想到了使用模塊化設(shè)計(jì)方法，即把功能塊分離成小型模塊，做成一個(gè)個(gè)高良率、低成本的芯粒，然后根據(jù)需要靈活組裝起來(lái)，即把芯片合理剪裁到各種不同的應(yīng)用。

近年來(lái)，學(xué)術(shù)界和產(chǎn)業(yè)界都在進(jìn)行芯粒的研發(fā)工作。芯粒一般可以通過(guò)2.5D架構(gòu)的中介層來(lái)組裝或堆疊。2.5D技術(shù)是指將多塊芯片粒在硅載片（silicon interposer）上使用互聯(lián)線連接在一起，由于硅載片上的互聯(lián)線密度可以遠(yuǎn)高于傳統(tǒng)PCB上的互聯(lián)線密度，因此可以實(shí)現(xiàn)高性能互聯(lián)。其典型的技術(shù)即TSMC推出的CoWoS，InFO以及Intel的EMIB等技術(shù)。

而傳統(tǒng)的3D IC技術(shù)則是將多塊芯片堆疊在一起，并使用TSV技術(shù)將不同的芯片做互聯(lián)。目前，3D IC主要用在內(nèi)存芯片之間的堆疊架構(gòu)和傳感器的堆疊，而2.5D技術(shù)則已經(jīng)廣泛應(yīng)用在多款高端芯片組中。另外3D和2.5D之間也不是完全對(duì)立，例如在HBM內(nèi)存中，多塊內(nèi)存之間使用3D IC集成，而內(nèi)存與主芯片之間則使用2.5D技術(shù)集成在一起。

現(xiàn)在，抓住先進(jìn)封裝和3D集成提供的機(jī)會(huì)，芯粒為安全可靠的電子系統(tǒng)設(shè)計(jì)開(kāi)辟了新的領(lǐng)域。通過(guò)調(diào)整放置在一個(gè)芯片封裝中的芯粒數(shù)量，就可以創(chuàng)建不同規(guī)模的系統(tǒng)，大大提升了系統(tǒng)設(shè)計(jì)的靈活性和可擴(kuò)展性，同時(shí)也大大降低了研發(fā)成本，縮短了研發(fā)周期。

什么是3D堆疊技術(shù)？

從世界第一款CPU誕生開(kāi)始到今天，甚至包括摩爾定律本身，都是在二維層面展開(kāi)的。也就是說(shuō)，研究重點(diǎn)都放在如何實(shí)現(xiàn)單位面積上元器件數(shù)量的增加以及微觀精度的改進(jìn)，而3D堆疊的概念是把一塊芯片從二維展開(kāi)至三維，那接下來(lái)我們就來(lái)了解一下什么叫做3D堆疊。

大家都知道CPU是一個(gè)超大規(guī)模的集成電路板，指甲蓋兒大小的芯片上安置著數(shù)以?xún)|計(jì)的晶體管，再也留不出任何空白的地方，那為何不再疊加一張紙放在它的上面呢？3D堆疊由此產(chǎn)生。

3D堆疊技術(shù)是利用堆疊技術(shù)或通過(guò)互連和其他微加工技術(shù)在芯片或結(jié)構(gòu)的Z軸方向上形成三維集成，信號(hào)連接以及晶圓級(jí)，芯片級(jí)和硅蓋封裝具有不同的功能。針對(duì)包裝和可靠性技術(shù)的三維堆疊處理技術(shù)。該技術(shù)用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開(kāi)發(fā)的先進(jìn)的系統(tǒng)級(jí)封裝制造技術(shù)。

所謂的3D堆疊技術(shù)其實(shí)很好理解，就是在原本的封裝體里面，封裝進(jìn)兩個(gè)以上不同功能的芯片，一般都是在不改變?cè)镜姆庋b體積大小，而在垂直方向進(jìn)行的芯片疊放，這種技術(shù)所帶來(lái)的特點(diǎn)就是改變了原有的在單位面積上不斷增加晶體管的方式，而是在垂直方向上進(jìn)行芯片疊放，自然也會(huì)實(shí)現(xiàn)芯片的功能多樣化。

總體上看，3D堆疊技術(shù)在集成度、性能、功耗等方面更具優(yōu)勢(shì)，同時(shí)設(shè)計(jì)自由度更高，開(kāi)發(fā)時(shí)間更短，是各封裝技術(shù)中最具發(fā)展前景的一種。當(dāng)前，隨著高效能運(yùn)算、人工智能等應(yīng)用興起，加上用于提供多個(gè)晶圓垂直通信的TSV技術(shù)愈來(lái)愈成熟，可以看到越來(lái)越多的CPU、GPU和存儲(chǔ)器開(kāi)始采用3D堆疊技術(shù)。

在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱(chēng)為3D，因?yàn)樵赯軸上功能和信號(hào)都有擴(kuò)展，無(wú)論堆棧位于IC內(nèi)部還是外部。目前，3D芯片技術(shù)的類(lèi)別如下：

1.基于芯片堆疊的3D技術(shù)

3D IC的初始形式仍廣泛用于SiP領(lǐng)域。具有相同功能的裸芯片從下到上堆疊以形成3D堆疊，然后通過(guò)兩側(cè)的接合線進(jìn)行連接，最后以系統(tǒng)級(jí)封裝（System-in-Package，SiP）的形式連接。堆疊方法可以是金字塔形，懸臂式，并排堆疊和其他方法。

另一種常見(jiàn)的方式是將一顆倒裝焊（flip-chip）裸芯片安裝在SiP基板上，另外一顆裸芯片以鍵合的方式安裝在其上方，如下圖所示，這種3D解決方案在手機(jī)中比較常用。

2.基于有源TSV的3D技術(shù)

在這種3D集成技術(shù)中，至少一個(gè)裸芯片與另一個(gè)裸芯片堆疊在一起。下部裸芯片使用TSV技術(shù)，上部裸芯片通過(guò)TSV與下部裸芯片和SiP基板通信 。

以上的技術(shù)都是指在芯片工藝制作完成后，再進(jìn)行堆疊形成3D，其實(shí)并不能稱(chēng)為真正的3D IC技術(shù)。這些手段基本都是在封裝階段進(jìn)行，我們可以稱(chēng)之為3D集成、3D封裝或者3D SiP技術(shù)。

3.基于無(wú)源TSV的3D技術(shù)

在SiP基板與裸芯片之間放置一個(gè)中介層（interposer）硅基板，中介層具備硅通孔（TSV），通過(guò)TSV連結(jié)硅基板上方與下方表面的金屬層。有人將這種技術(shù)稱(chēng)為2.5D，因?yàn)樽鳛橹薪閷拥墓杌迨菬o(wú)源被動(dòng)元件，TSV硅通孔并沒(méi)有打在芯片本身上。如下圖所示：

4.基于芯片制造的3D技術(shù)

當(dāng)前，基于芯片制造的3D技術(shù)主要應(yīng)用于3D NAND FLASH。東芝和三星在3D NAND方面的開(kāi)拓性工作帶來(lái)了兩項(xiàng)主要的3D NAND技術(shù)。3D NAND現(xiàn)在可以達(dá)到64層甚至更高的層，其輸出已經(jīng)超過(guò)2D NAND。

東芝開(kāi)發(fā)了Bit Cost Scalable（BiCS）的工藝。BiCS工藝采用了一種先柵極方法（gate-first approach），這是通過(guò)交替沉積氧化物（SiO）層和多晶硅（pSi）層實(shí)現(xiàn)的。然后在這個(gè)層堆疊中形成一個(gè)通道孔，并填充氧化物-氮化物-氧化物（ONO）和 pSi。然后沉積光刻膠，通過(guò)一個(gè)連續(xù)的蝕刻流程，光刻膠修整并蝕刻出一個(gè)階梯，形成互連。最后再蝕刻出一個(gè)槽并填充氧化物。如下圖所示：

三星則開(kāi)發(fā)了Terabit Cell Array Transistor（TCAT）工藝。TCAT是一種后柵極方法（gate-last approach），其沉積的是交替的氧化物和氮化物層。然后形成一個(gè)穿過(guò)這些層的通道并填充ONO和pSi。然后與BiCS工藝類(lèi)似形成階梯。最后，蝕刻一個(gè)穿過(guò)這些層的槽并去除其中的氮化物，然后沉積氧化鋁（AlO）、氮化鈦（TiN）和鎢（W）又對(duì)其進(jìn)行回蝕（etch back），最后用塢填充這個(gè)槽。如下圖所示：

不過(guò)，目前3D芯片技術(shù)仍有不同層面的問(wèn)題必須克服，包括設(shè)計(jì)能力的建構(gòu)、是否可以達(dá)到最佳效益化、可靠度信賴(lài)度提升、成本的控制、測(cè)試與檢驗(yàn)?zāi)芰?、整體供應(yīng)鏈結(jié)構(gòu)、新材料開(kāi)發(fā)、細(xì)微化連接技術(shù)等都需要突破性的發(fā)展。

從當(dāng)前市場(chǎng)情況來(lái)看，用于3D芯片設(shè)計(jì)的EDA工具多是以點(diǎn)工具為主，這些工具之間的脫節(jié)也拉長(zhǎng)了芯片設(shè)計(jì)的周期。片面的EDA工具也會(huì)導(dǎo)致堆疊中單個(gè)裸片設(shè)計(jì)過(guò)度，從而增加芯片設(shè)計(jì)的成本。

國(guó)際大廠們之間的“3D堆疊大戰(zhàn)”

· 美國(guó)加州圣塔克拉拉第二十四屆年度技術(shù)研討會(huì)上，臺(tái)積電首度對(duì)外界公布創(chuàng)新的系統(tǒng)整合單芯片（SoIC）多芯片3D堆疊技術(shù)。SoIC技術(shù)是采用硅穿孔（TSV）技術(shù)，可以達(dá)到無(wú)凸起的鍵合結(jié)構(gòu)，可以把很多不同性質(zhì)的臨近芯片整合在一起，而且當(dāng)中最關(guān)鍵、最神秘之處，就在于接合的材料，號(hào)稱(chēng)是價(jià)值高達(dá)十億美元的機(jī)密材料，因此能直接透過(guò)微小的孔隙溝通多層的芯片，達(dá)成在相同的體積增加多倍以上的性能。

· 困于10nm的英特爾也在這方面尋找新的機(jī)會(huì)，推出其業(yè)界首創(chuàng)的3D邏輯芯片封裝技術(shù) —— Foveros，F(xiàn)overos首次引入3D堆疊的優(yōu)勢(shì)，可實(shí)現(xiàn)在邏輯芯片上堆疊邏輯芯片。所以，“Foveros”邏輯芯片3D堆疊實(shí)際上并不是一種芯片，而是稱(chēng)之為邏輯晶圓3D堆疊技術(shù)。設(shè)計(jì)人員可在新的產(chǎn)品形態(tài)中“混搭”不同的技術(shù)專(zhuān)利模組與各種存儲(chǔ)芯片和I/O配置。并使得產(chǎn)品能夠分解成更小的“經(jīng)畔組合”，其中I/O、SRAM和電源傳輸電路可以整合在基礎(chǔ)晶圓中，而高性能邏輯“晶圓組合”則堆疊在頂部。

英特爾今年7月展現(xiàn)了RibbonFET新型晶體管架構(gòu)，作為FinFET的替代。全新的封裝方式可以將NMOS和PMOS堆疊在一起，緊密互聯(lián)，從而在空間上提高芯片的晶體管密度。這種方式能在制程不便的情況下，將晶體管密度提升30%至50%，延續(xù)摩爾定律。

官方表示，該方案有較高的靈活性，支持客戶(hù)依據(jù)不同的需求靈活定制芯片組合。此外，英特爾呼吁業(yè)界制定統(tǒng)一的標(biāo)準(zhǔn)，便于不同芯片之間的互聯(lián)。

· AMD正式對(duì)外發(fā)布了旗下首款采用3D V-Cache技術(shù)的服務(wù)器處理器EPYC Milan-X，在保留了Zen 3架構(gòu)的同時(shí)，通過(guò)增加緩存進(jìn)一步提高處理器在密集型工作負(fù)載計(jì)算時(shí)的性能。

· 格芯于近日宣布推出適用于高性能計(jì)算應(yīng)用的高密度3D堆疊測(cè)試芯片，該芯片采用格芯 12nm Leading-Performance (12LP) FinFET 工藝制造，運(yùn)用Arm 3D網(wǎng)狀互連技術(shù)，核心間數(shù)據(jù)通路更為直接，可降低延遲，提升數(shù)據(jù)傳輸率，滿(mǎn)足數(shù)據(jù)中心、邊緣計(jì)算和高端消費(fèi)電子應(yīng)用的需求。

“3D堆疊”的散熱問(wèn)題

3D堆疊的好處在于縮短了電流傳遞路徑，也就是會(huì)降低功耗。不過(guò)，3D封裝的挑戰(zhàn)在于如何控制發(fā)熱。如何解決“3D堆疊”的散熱問(wèn)題?   

“3D堆疊”隨著堆疊元器件的增多，集中的熱量如何有效散出去也成了大問(wèn)題。目前AMD計(jì)劃在3D堆棧的內(nèi)存或邏輯芯片中間插入一個(gè)熱電效應(yīng)散熱模塊（TEC），原理是利用帕爾貼效應(yīng)（Peltier Effect）。按照AMD的描述，利用帕爾貼效應(yīng)，位于熱電偶上方和下方的上下內(nèi)存/邏輯芯片，不管哪一個(gè)溫度更高，都可以利用熱電偶將熱量吸走，轉(zhuǎn)向溫度更低的一側(cè)，進(jìn)而排走。

不過(guò)也有不少問(wèn)題AMD沒(méi)有解釋清楚，比如會(huì)不會(huì)導(dǎo)致上下的元器件溫度都比較高?熱電偶本身也會(huì)耗電發(fā)熱又如何處理？

在美國(guó)國(guó)防先進(jìn)研究計(jì)劃局資助下，IBM研究出嵌入式散熱方式解決3D堆疊芯片散熱問(wèn)題。芯片嵌入式冷卻技術(shù)通過(guò)將熱提取電介質(zhì)流體（如制冷系統(tǒng)中使用的電介質(zhì)流體）泵入微小間隙中，不超過(guò)一根頭發(fā)直徑級(jí)別的堆棧。所使用的介電流體可以與電連接接觸，因此不限于芯片或堆棧的一部分。該方案非常有利于芯片堆棧的散熱，例如將存儲(chǔ)器和加速器芯片置于堆棧中的高功率芯片之上，這可以提高從圖形渲染到深度學(xué)習(xí)算法的各種速度。

其實(shí)，早在2017年的IEDM大會(huì)上，比利時(shí)微電子研究中心（IMEC）宣布針對(duì)高性能計(jì)算系統(tǒng)首次實(shí)現(xiàn)了基于沖擊射流冷卻的高效率、低成本散熱技術(shù)。主要面向散熱問(wèn)題日益突出的3D堆疊高性能計(jì)算系統(tǒng)（High performance computation，HPC）。其散熱性能達(dá)到0.15cm2K/W, 同時(shí)散熱系統(tǒng)的泵功率可以降低到0.4W。