基于CORDIC算法的中頻多路控守系統(tǒng)設(shè)計
無線電頻譜是一種自然資源,由于無線電頻譜是有限的,而通信技術(shù)極度依賴頻譜的使用,傳統(tǒng)的短波和超短波頻段已經(jīng)不滿足當(dāng)前通信需求了,未來通信主要依賴超高頻的微波頻段。而無線電接收技術(shù)也向著大帶寬、高靈敏度、高采樣率的方向發(fā)展,更高的速率為信號的實時分析帶來了極大的困難。本文提出了一種基于CORDIC算法的窄帶多路控守系統(tǒng)的設(shè)計方法,采用CORDIC算法實現(xiàn)多路窄帶通信信號控守,設(shè)計滿足寬帶內(nèi)16 路任意頻點的控守。
本文引用地址:http://www.ex-cimer.com/article/202301/442775.htm1 CORDIC算法原理
2 多路控守FPGA實現(xiàn)方案
FPGA 內(nèi)部實現(xiàn)多路窄帶控守出自處理流程框圖如圖1 所示。功能單元主要包括寬帶下變頻器、交換矩陣、窄帶下變頻器、存儲矩陣、控制單元等。
寬帶下變頻器功能是將輸入的ADC 采樣實信號變?yōu)榱阒蓄lIQ 數(shù)據(jù);
交換矩陣是根據(jù)要求實現(xiàn)的窄帶控守路數(shù)及頻點,計算數(shù)控振蕩器NCO,并輸出給窄帶下變頻器;
窄帶下變頻器件功能是同時實現(xiàn)64 路窄帶IQ 信號輸出;
存儲矩陣同時將64 路窄帶信號存儲并上傳。
2.1 寬帶下變頻器設(shè)計
寬帶下變頻器包括NCO 單元、乘法器、FIR 濾波器等;
ADC 芯片采樣時鐘為204.8 MHz, 輸入頻率范圍為(110 ~ 170)MHz,ADC 芯片采用ADI 公司的ADC9467芯片,最大位寬16 bit,無雜散動態(tài)優(yōu)于75 dBm;
數(shù)控振蕩器NCO 生成sin 與cos 信號,與ADC 芯片相乘得到零中頻IQ 信號;
為節(jié)省芯片的乘法器資源,NCO設(shè)計實現(xiàn)直接使用ROM 查找表的方式實現(xiàn);
在Matlab中產(chǎn)生采樣率為204.8 MHz, 頻率為64.8 MHz ( 超外差接收機為2 次混頻) 的sin 與cos 信號,并將數(shù)據(jù)初始化存儲在FPGA 內(nèi)rom 表即可。
乘法器為AD 信號與cos 或sin 信號相乘,實現(xiàn)混頻的功能,輸出的I 路和Q 路信號,信號帶寬為24 bit。
FIR 濾波器設(shè)計使用的濾波器系數(shù)為64 階對稱型的的低通濾波器,濾波器Fpass = 40 MHz,Apass = 0.1 dB;Fstop = 42 MHz,Astop = 95 dB;濾波后抽2,將IQ 數(shù)據(jù)的采樣率降為102.4 MHz,并輸出給子信道下變頻器控制矩陣,F(xiàn)FT運算結(jié)果滿足優(yōu)于85 dB的無雜散動態(tài)范圍。
2.2 窄帶變頻器設(shè)計
窄帶變頻器為窄帶多路控守系統(tǒng)的核心模塊,為實現(xiàn)帶內(nèi)多路任意頻點的控守,每個子帶變頻器都需要1個可配置的子帶NCO 模塊、復(fù)數(shù)乘法器模塊、濾波器模塊。單路子帶變頻器的實現(xiàn)框圖如下圖所示。
ch_nco 模塊是基于CORDIC 算法的可配置NCO 模塊,nco 值的計算由控制器單元完成。計算公式為:
complex_mult 模塊為復(fù)數(shù)乘法器模塊,每1 路需要消耗3 個乘法器資源。
filter_computer_p 模塊為級聯(lián)的濾波器,包含了CIC 和FIR 濾波器兩種,根據(jù)輸入的ch_bw 信號,可選擇輸出200、100、50、25、15、9、6、1 kHz 等8 種帶寬的窄帶信號。
每1 路輸出數(shù)據(jù)格式為16 bit 位寬的I 和16 bit 位寬的Q,ch_vld 標(biāo)識當(dāng)前時鐘周期數(shù)據(jù)有效。
2.3 控制單元設(shè)計
控制單元主要是完成DSP命令解析和子帶變頻器運算和控制。系統(tǒng)工作過程中,將DSP 通過Emif 接口往FPGA下發(fā)若干個信道號、每1 個子信道的中心頻率、帶寬參數(shù)。ch_enable 信號分別對應(yīng)16 個子帶變頻器的復(fù)位使能信號;ch_nco 為對應(yīng)子帶的nco 值;ch_bw 為各子帶變頻器輸出帶寬選擇信號。
2.4 存儲矩陣設(shè)計
存儲矩陣將64 路窄帶IQ 數(shù)據(jù)存儲并上傳,傳輸數(shù)據(jù)的最大帶寬為64 路200 kHz, 采樣率為帶寬的1.28 倍;系統(tǒng)工作時鐘為102.4 MHz;
64 路IQ 數(shù)據(jù)進入存儲矩陣后,首先將數(shù)據(jù)根據(jù)ch_vld 信號鎖存;
RAM1 與RAM2 兩片存儲器將數(shù)據(jù)的進行乒乓存儲,保證數(shù)據(jù)的連續(xù)性,存儲器容量為128 kBit, 位寬32 bit, 尋址為0-32767,實現(xiàn)每路512 點的存儲需求;
數(shù)據(jù)存儲格式為地址0- 地址63 為64 路的I1,Q1;地址64- 地址127 為64 路的I2Q2;依次存儲到I512Q512;
數(shù)據(jù)讀取上傳格式,先取第1 路的512 點IQ,地址為0、64、128…,再取第2 路的512 個點,地址為1、65、129…,依次取出64 路。
存RAM2 數(shù)據(jù)時,RAM1 數(shù)據(jù)通過SRIOx4 接口上傳數(shù)據(jù)到DSP;存RAM1 數(shù)據(jù)時,RAM2 數(shù)據(jù)數(shù)據(jù)上傳。
圖3 控制單元實現(xiàn)框圖
3 驗證與實現(xiàn)
多路窄帶控守系統(tǒng),使用FPGA+DSP+ADC 的框架實現(xiàn);FPGA 芯片使用設(shè)計的Xilinx 公司的K7 系列XCK7325T;ADC 采集芯片為ADI 公司的ADC9467,采樣率高達250 MHz,,DSP 芯片采用TI 公司的TMS320C6657。FPGA 與DSP 之間的通信接口包括EMIF 和SRIO x4,處理平臺的對外接口為千兆以太網(wǎng)。平臺組成如圖4 所示。
圖4 硬件驗證平臺組成
系統(tǒng)上電后,首先由應(yīng)用層軟件的寬帶信號搜索功能,硬件平臺收到指令后,由FPGA 接收并解析ADC采樣數(shù)據(jù),與NCO(COS,SIN)相乘得到基帶的IQ 信號;并將IQ 數(shù)據(jù)進行FFT 運算,F(xiàn)PGA 并將FFT 運算后功率譜數(shù)據(jù)上傳;在頻譜顯示界面可自動或者手動分選要控守的信號頻率和分析帶寬,并將相應(yīng)的子帶頻率與分析帶寬下發(fā)給硬件平臺。
在FPGA 啟動多路控守控制模塊與CORDIC 乘法器復(fù)數(shù)乘法模塊,并將對應(yīng)帶寬的數(shù)據(jù)輸出上傳。上傳后的數(shù)據(jù)保存在系統(tǒng)本地硬盤中,并使用Adobe Audition軟件驗證播放,反復(fù)多次存儲播放,證明多路控守系統(tǒng)能同時實現(xiàn)64 路帶寬200 kHz。
4 結(jié)束語
本文研究了一種基于CORDIC 算法的可配置的多路窄帶控守系統(tǒng)的設(shè)計實現(xiàn),通過在操作終端上文件存儲的方式驗證能夠?qū)崿F(xiàn)60 MHz 寬帶內(nèi)最多64 路的任意頻點控守,在工作中由寬帶搜索引導(dǎo)多路窄帶控守,可對多路窄帶信號進行存儲、分析;同時所需要的FPGA內(nèi)部的乘法器和存儲器資源極少。下一步目標(biāo)優(yōu)化優(yōu)鏈路資源消耗,實現(xiàn)更多通道頻點的控守。
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(本文來源于《電子產(chǎn)品世界》雜志2023年1月期)
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