ISSCC 2023：14篇清華、北大入選論文詳解

近日，國(guó)際固態(tài)電路大會(huì)（ISSCC 2023）在美國(guó)舊金山舉行。ISSCC (International Solid-State Circuits Conference) 國(guó)際固態(tài)電路會(huì)議始于 1953 年，是全球?qū)W術(shù)界和工業(yè)界公認(rèn)的集成電路設(shè)計(jì)領(lǐng)域最高級(jí)別會(huì)議，被認(rèn)為是「集成電路設(shè)計(jì)領(lǐng)域的奧林匹克大會(huì)」。

2023 年 ISSCC 共錄用同行評(píng)審論文 198 篇，來(lái)自中國(guó)大學(xué)的前沿研究論文的數(shù)量不容小覷，其中 49 篇來(lái)自中國(guó)的論文中，其中 13 篇來(lái)自清華大學(xué)，6 篇來(lái)自北京大學(xué)。

清華大學(xué)

清華大學(xué)集成電路學(xué)院作為第一署名單位在 ISSCC 2023 發(fā)表了 8 篇學(xué)術(shù)論文，所涉及研究?jī)?nèi)容包括存內(nèi)計(jì)算視覺(jué)芯片、量子計(jì)算芯片、多模態(tài) Transform 芯片、異步類腦芯片、可重構(gòu)存內(nèi)張量計(jì)算芯片、超寬帶收發(fā)機(jī)、分頻器、振蕩器等。

存內(nèi)計(jì)算視覺(jué)芯片 CV-CIM

代價(jià)匹配算法需要精確計(jì)算圖像間的相似度，已經(jīng)被廣泛應(yīng)用于自動(dòng)駕駛，機(jī)器人，AR/VR 等領(lǐng)域，但由于其頻繁的數(shù)據(jù)訪存，導(dǎo)致其難以應(yīng)用于低功耗場(chǎng)景中。集成電路學(xué)院魏少軍、尹首一教授團(tuán)隊(duì)提出了采用存算一體范式的 CV-CIM，將計(jì)算單元與 SRAM 存儲(chǔ)單元完成合并，減少數(shù)據(jù)搬移。利用異或邏輯的自反性，結(jié)合律等，可重構(gòu)為乘法，加法，減法，比較等多種基本算子。進(jìn)一步經(jīng)過(guò)數(shù)?；旌洗嫠銌卧呐浜希瑢?shí)現(xiàn)包括 L0/L1/L2 在內(nèi)的多種距離計(jì)算算法；并利用圖像相似度，動(dòng)態(tài)擴(kuò)充計(jì)算數(shù)據(jù)稀疏度，擴(kuò)展計(jì)算噪聲容限，提升計(jì)算精度；通過(guò)增加行方向細(xì)粒度地址控制，列方向讀寫(xiě)并行模式，大幅提升存算系統(tǒng)的利用率?？紤]到模擬單元受 PVT 影響，增加 Canary BIST 單元保證計(jì)算系統(tǒng)魯棒性。CV-CIM 作為國(guó)際首款針對(duì)圖像匹配的存算一體芯片，在 28nm 工藝上成功實(shí)現(xiàn)流片，峰值能效為 1158TOPs/W，面積為 0.387mm^2。

該工作以「CV-CIM: A 28nm XOR-derived Similarity-aware Computation-In-Memory For Cost Volume Construction」為題發(fā)表在 ISSCC2023。集成電路學(xué)院博士研究生岳志恒為論文第一作者，尹首一教授為通訊作者。

超導(dǎo)量子計(jì)算控制芯片

量子計(jì)算系統(tǒng)還有很遙遠(yuǎn)的距離。超低溫 CMOS 芯片技術(shù)是解決這一瓶頸的有效途徑之一。集成電路學(xué)院王志華、池保勇團(tuán)隊(duì)在前期大量 CMOS 元器件超低溫特性建模研究的基礎(chǔ)上，設(shè)計(jì)出目前具有最低功耗水平和最小芯片面積的雙通道量子比特控制芯片。該芯片基于極化調(diào)制技術(shù)，在 3.5K 超低溫環(huán)境下可以產(chǎn)生超導(dǎo)量子比特控制所需的 XY 通道任意包絡(luò)脈沖信號(hào)和 Z 通道偏置信號(hào)，同時(shí)集成了片上本振、時(shí)鐘、存儲(chǔ)等電路，在國(guó)際上首次把單個(gè)量子比特控制能耗降低至 13.7mW。較 IBM、PSTECH 等最新研究，能耗水平降低 40% 以上。測(cè)試表明，該芯片可以在超低溫環(huán)境下對(duì)超導(dǎo)量子比特實(shí)現(xiàn)有效控制。

該工作以「A Polar-Modulation Based Cryogenic Qubit State Controller in 28nm Bulk CMOS」為題發(fā)表在 ISSCC2023。該芯片是國(guó)內(nèi)首個(gè)公開(kāi)報(bào)道的集成化量子比特控制芯片，具有集成度高、功耗低、面積小等顯著特點(diǎn)，對(duì)于推進(jìn)量子計(jì)算系統(tǒng)自主可控的集成化、小型化有關(guān)鍵支撐作用。論文第一作者為集成電路學(xué)院畢業(yè)生郭衍束博士，姜漢鈞副教授、李鐵夫副研究員為該項(xiàng)研究工作的主要負(fù)責(zé)人。

低溫 CMOS 量子比特控制芯片結(jié)構(gòu)及測(cè)試

多模態(tài) Transform 芯片

多模態(tài) Transformer 是當(dāng)下最流行的處理多種模態(tài)信號(hào)（視覺(jué)、文字、語(yǔ)音等）的 AI 模型之一，已廣泛應(yīng)用于視頻問(wèn)答、多語(yǔ)言圖像檢索等任務(wù)中。這類模型巨大的計(jì)算量、頻繁的數(shù)據(jù)訪問(wèn)、獨(dú)特的跨模態(tài)注意力機(jī)制對(duì) AI 芯片設(shè)計(jì)造成諸多挑戰(zhàn)。集成電路學(xué)院魏少軍、尹首一教授團(tuán)隊(duì)提出國(guó)際首款基于可重構(gòu)數(shù)字存算一體架構(gòu)的多模態(tài) Transformer AI 芯片 MulTCIM。研究團(tuán)隊(duì)充分利用跨模態(tài)注意力機(jī)制中的計(jì)算冗余性，設(shè)計(jì)出綜合利用 attention-token-bit 三個(gè)層次混合稀疏性的存算一體架構(gòu)：1）使用注意力局部性調(diào)度器優(yōu)化 attention 稀疏，提高存算單元利用率；2）采用模態(tài)自適應(yīng)存算一體網(wǎng)絡(luò)優(yōu)化 token 稀疏，減少跨模態(tài)切換時(shí)的等待時(shí)間；3）利用位寬均衡存算一體單元優(yōu)化 bit 稀疏，降低存算一體單元的計(jì)算延遲。MulTCIM 芯片使用 TSMC 28nm 工藝成功流片，在典型多模態(tài) Transformer 模型 ViLBERT 上僅產(chǎn)生 2.24μJ/Token 的能耗，相比于 ISSCC2022 上發(fā)表的 Transformer 芯片可獲得 5.91 倍的能效提升。

該工作以「MulTCIM: A 28nm 2.24μJ/Token Attention-Token-Bit Hybrid Sparse Digital CIM-based Accelerator for Multimodal Transformers」為題發(fā)表在 ISSCC2023。集成電路學(xué)院畢業(yè)生涂鋒斌博士為論文第一作者，尹首一教授為論文通訊作者。

面向多模態(tài) Transformer 模型的 MulTCIM 芯片架構(gòu)圖

MulTCIM 芯片及硬件指標(biāo)

片上學(xué)習(xí)異步類腦芯片

異步電路是設(shè)計(jì)大規(guī)模類腦芯片的重要技術(shù)，但由于缺乏成熟 EDA 工具的支持，異步電路設(shè)計(jì)存在較大挑戰(zhàn)。集成電路學(xué)院王志華、池保勇團(tuán)隊(duì)研發(fā)出國(guó)內(nèi)首款具備片上學(xué)習(xí)能力的異步類腦芯片 ANP-I，ANP-I 芯片采用全異步電路技術(shù)，設(shè)計(jì)了能實(shí)現(xiàn)手勢(shì)識(shí)別、關(guān)鍵詞檢測(cè)、圖像分類等多類型任務(wù)的片上學(xué)習(xí)類腦芯片。該芯片實(shí)現(xiàn)了三層全連接網(wǎng)絡(luò)，片上集成了 522 個(gè)神經(jīng)元，517K 個(gè)突觸，每個(gè)突觸的權(quán)重精度為 8/10-bit。ANP-I 芯片具有極低功耗的片上學(xué)習(xí)能力，針對(duì)不同的任務(wù)，芯片從隨機(jī)權(quán)重開(kāi)始進(jìn)行訓(xùn)練，在保證 92% 以上準(zhǔn)確率的前提下，每個(gè)樣本的學(xué)習(xí)能耗低于 100nJ。該性能使得邊緣端智能芯片同時(shí)具備識(shí)別和學(xué)習(xí)能力成為可能，可應(yīng)用于萬(wàn)物智聯(lián)的邊緣端多模態(tài)信息的智能處理。傳統(tǒng)應(yīng)用于邊緣計(jì)算的智能芯片，由于片上學(xué)習(xí)的能耗代價(jià)過(guò)高，往往只支持識(shí)別過(guò)程。ANP-I 芯片低能耗的片上學(xué)習(xí)能力可以很好的解決該問(wèn)題，使得具有片上學(xué)習(xí)能力的邊緣端智能芯片得到廣泛的運(yùn)用。例如在基于肌電臂環(huán)的手勢(shì)識(shí)別展示中，通過(guò)片上學(xué)習(xí)，ANP-I 芯片能學(xué)習(xí)到不同使用者特有的肌電信號(hào)特征，并且消除肌電臂環(huán)電極偏移帶來(lái)的影響，極大程度提高基于肌電臂環(huán)的手勢(shì)識(shí)別準(zhǔn)確率以及實(shí)用程度。

以上工作以「ANP-I: A 28nm 1.5pJ/SOP Asynchronous Spiking Neural Network Processor Enabling Sub-0.1μJ/Sample On-Chip Learning for Edge-AI Applications」為題發(fā)表在 ISSCC2023。集成電路學(xué)院博士研究生張吉霖為論文第一作者，陳虹研究員為通訊作者。

片上學(xué)習(xí)異步類腦芯片硬件架構(gòu)

片上學(xué)習(xí)異步類腦芯片在基于肌電臂環(huán)的手勢(shì)識(shí)別上的應(yīng)用

可重構(gòu)存內(nèi)張量計(jì)算芯片 TensorCIM

Beyond-NN 計(jì)算是面向通用智能場(chǎng)景的新型計(jì)算類型。不同于傳統(tǒng)的處理圖像、語(yǔ)音等規(guī)則數(shù)據(jù)結(jié)構(gòu)的神經(jīng)網(wǎng)絡(luò)，Beyond-NN 計(jì)算需要處理真實(shí)世界中的非規(guī)則數(shù)據(jù)結(jié)構(gòu)，例如社交網(wǎng)絡(luò)、知識(shí)圖譜、推薦系統(tǒng)等。針對(duì) Beyond-NN 在算力、訪存、功能三方面的技術(shù)挑戰(zhàn)，集成電路學(xué)院魏少軍、尹首一教授團(tuán)隊(duì)提出國(guó)際首款基于可重構(gòu)數(shù)字存算一體架構(gòu)的多芯粒張量處理器 TensorCIM：1）TensorCIM 采用多芯粒系統(tǒng)對(duì)算力和存儲(chǔ)容量進(jìn)行擴(kuò)展，在降低制造成本的同時(shí)，為不同規(guī)模的 Beyond-NN 場(chǎng)景提供可擴(kuò)展的系統(tǒng)解決方案。2）TensorCIM 通過(guò)數(shù)字存算一體架構(gòu)大幅減少數(shù)據(jù)搬運(yùn)，并支持高精度的浮點(diǎn)計(jì)算以保證準(zhǔn)確度。3）TensorCIM 將可重構(gòu)技術(shù)與數(shù)字存算一體相結(jié)合，實(shí)現(xiàn)稀疏張量聚集和稀疏神經(jīng)網(wǎng)絡(luò)計(jì)算兩種模式的動(dòng)態(tài)切換，保持極高的計(jì)算資源利用率。TensorCIM 芯片使用 TSMC 28nm 工藝成功流片，在圖神經(jīng)網(wǎng)絡(luò)、推薦系統(tǒng)等典型 Beyond-NN 應(yīng)用上驗(yàn)證，取得 3.7nJ/Gather 的稀疏張量聚集效率和 8.3TFLOPS/W 的稀疏 FP32 張量代數(shù)能效，相比同期浮點(diǎn)存算一體 AI 芯片能效提升 5.6 倍。

該工作以「TensorCIM: A 28nm 3.7nJ/Gather and 8.3TFLOPS/W FP32 Digital-CIM Tensor Processor for MCM-CIM-Based Beyond-NN Acceleration」為題發(fā)表在 ISSCC2023。集成電路學(xué)院畢業(yè)生涂鋒斌博士為論文第一作者，尹首一教授為論文通訊作者。

面向 Beyond-NN 計(jì)算的 TensorCIM 芯片（單芯粒）架構(gòu)圖

TensorCIM 芯片及硬件指標(biāo)

脈沖超寬帶收發(fā)機(jī)芯片

脈沖超寬帶 (IR-UWB) 技術(shù)通過(guò)發(fā)送極窄脈沖序列實(shí)現(xiàn)低功耗信息傳輸和厘米級(jí)測(cè)距精度，逐漸成為短距通信的主流技術(shù)之一。但是，傳統(tǒng)的脈沖超寬帶收發(fā)機(jī)存在兩大技術(shù)挑戰(zhàn):首先，極窄的脈沖寬度使得收發(fā)機(jī)在基帶同步時(shí)面臨困難。其次，脈沖超寬帶接收機(jī)在系統(tǒng)功耗和解調(diào)性能之間存在著折中關(guān)系。針對(duì)以上問(wèn)題，研究團(tuán)隊(duì)提出了一種全新的脈沖超寬帶收發(fā)機(jī)架構(gòu)，該收發(fā)機(jī)采用了兩項(xiàng)關(guān)鍵技術(shù)。其一是雙脈沖開(kāi)關(guān)鍵控 (Twin-OOK) 的調(diào)制方法，該調(diào)制方法不僅有效解決了收發(fā)機(jī)基帶同步的問(wèn)題，而且通過(guò)跳頻技術(shù)提高了發(fā)射信號(hào)的頻譜利用效率。其二是正交不確定中頻的接收機(jī)構(gòu)架，該構(gòu)架顯著提升了脈沖超寬帶接收機(jī)的抗窄帶干擾性能和測(cè)距精度。采用 65nm CMOS 工藝實(shí)現(xiàn)的脈沖超寬帶收發(fā)機(jī)具有-71dBm 的靈敏度、0.96 厘米的測(cè)距精度，同時(shí)能夠容忍最大-22.4dBm 來(lái)自 6GHz 頻率的窄帶干擾信號(hào)。

該工作以「A Quadrature Uncertain-IF IR-UWB Transceiver with Twin-OOK Modulation"為題發(fā)表在 ISSCC2023。集成電路學(xué)院博士研究生汪博聞為論文第一作者，李宇根教授為通訊作者。

基于 Twin-OOK 調(diào)制的正交不確定中頻 IR-UWB 收發(fā)機(jī)架構(gòu)

IR-UWB 收發(fā)機(jī)芯片顯微照片

超低雜散真分?jǐn)?shù)輸出分頻芯片

現(xiàn)代片上系統(tǒng)（SoC）集成了幾個(gè)獨(dú)立的片上時(shí)鐘發(fā)生器，以滿足不同模塊的差異化設(shè)計(jì)需求，如微處理器、存儲(chǔ)器、I/O 接口和電源管理等。傳統(tǒng)方案通常在 SoC 中使用多個(gè)鎖相環(huán)（PLL）來(lái)提供各種頻率輸出，然而，這種方法導(dǎo)致相當(dāng)大的硅面積、功率、成本和整體系統(tǒng)復(fù)雜性。真分?jǐn)?shù)輸出分頻器（FOD）由多模分頻器（MMD）、數(shù)字時(shí)間轉(zhuǎn)換器（DTC）和數(shù)字控制器組成，已被證明是產(chǎn)生多個(gè)獨(dú)立時(shí)鐘的有效方法。然而，DTC 特性對(duì) PVT 敏感，任何增益失配/積分非線性（INL）都會(huì)產(chǎn)生較大的雜散，從而降低頻譜純度和時(shí)鐘抖動(dòng)。在 PLL 中廣泛應(yīng)用的傳統(tǒng) DTC 增益校準(zhǔn)算法需要反饋路徑來(lái)反映 DTC 增益失配，這禁止其在具有開(kāi)環(huán)結(jié)構(gòu)的 FOD 中使用。集成電路學(xué)院王志華、池保勇團(tuán)隊(duì)提出了一種具有輔助 PLL（aux-PLL）的 FOD，具備后臺(tái) 0/1/2 階 DTC INL 非線形校準(zhǔn)能力。輔助 PLL 用作頻域?yàn)V波器，自然跟蹤輸入時(shí)鐘的載波頻率。因此，不需要先驗(yàn)知識(shí)和前景校準(zhǔn)。由于所提出的基于輔助 PLL 的 0/1/2 階 DTC INL 校準(zhǔn)算法，所提出的真分?jǐn)?shù)輸出分頻器 FOD 實(shí)現(xiàn)了低于-80dBc 的最壞情況雜散性能。

該工作以「A 10-to-300MHz Fractional Output Divider with -80dBc Worst-Case Fractional Spurs Using Auxiliary PLL-Based Background 0/1st/2nd-Order DTC INL Calibration」為題發(fā)表在 ISSCC2023。集成電路學(xué)院博士研究生楊宇蒙為論文第一作者，鄧偉副教授為通訊作者。

具備后臺(tái)自適應(yīng)補(bǔ)償?shù)某碗s散真分?jǐn)?shù)輸出分頻芯片的總體架構(gòu)

雙核增強(qiáng) F 類振蕩器芯片

當(dāng)前的 5G 和未來(lái)的 6G 高速移動(dòng)互聯(lián)網(wǎng)時(shí)代對(duì)移動(dòng)和便攜式設(shè)備中的本地振蕩器（LO）的功耗、硅面積和相位噪聲規(guī)范提出了更嚴(yán)格的要求，特別是在電池供電的移動(dòng)電話、筆記本電腦和用于移動(dòng)基站的無(wú)人機(jī)（UAV）中。在過(guò)去的幾十年中，大量研究聚焦于提高 RF 和毫米波振蕩器的功率效率，同時(shí)保持所需的相位噪聲特性。集成電路學(xué)院王志華、池保勇團(tuán)隊(duì)提出了一種具有共模噪聲自消除和隔離技術(shù)的 11.5-14.3GHz 雙核 Class-F VCO。在不占用額外面積的情況下，VDD 和 GND 的注入噪聲同時(shí)被固有地消除，并且從漏極到柵極的噪聲路徑被隔離。測(cè)量結(jié)果表明，所提出的共模噪聲自消除和隔離 VCO 在與 11.8GHz 載波偏移 1MHz 時(shí)達(dá)到-119.2dBc/Hz 相位噪聲，換算為 192.8dBc/Hz 的 FoM，該性能在已報(bào)道的工作頻率范圍相近的 VCO 研究中極具競(jìng)爭(zhēng)力。

該工作以「A 11.5-to-14.3GHz 192.8dBc/Hz FoM at 1MHz offset Dual-core Enhanced Class-F VCO with Common-Mode-Noise Self-Cancellation and Isolation Technique」為題發(fā)表在 ISSCC2023。集成電路學(xué)院博士研究生吳奇修為論文第一作者，鄧偉副教授為通訊作者。

振蕩器芯片共模噪聲消除和隔離方案

北京大學(xué)

在本屆 ISSCC 上，北京大學(xué)集成電路學(xué)院/集成電路高精尖創(chuàng)新中心共有 6 篇論文入選，研究成果覆蓋「存算一體 AI 芯片、模擬與數(shù)字混合芯片、時(shí)鐘芯片、高速互連芯片」等領(lǐng)域，涉及大會(huì)全部 12 大領(lǐng)域中的 4 個(gè)領(lǐng)域，論文數(shù)在國(guó)際高校里排名第 5，在國(guó)際高校和企業(yè)里排名第 9。

存算一體 AI 芯片

面向邊緣 AI 場(chǎng)景，針對(duì)傳統(tǒng)存內(nèi)計(jì)算芯片冗余數(shù)據(jù)處理產(chǎn)生功耗浪費(fèi)的問(wèn)題，課題組提出了基于差值求和計(jì)算方式的模擬存內(nèi)計(jì)算拓?fù)洌眠吘?AI 場(chǎng)景中輸入特征值逐漸且偶然變化的特點(diǎn)，自適應(yīng)的消除冗余數(shù)據(jù)處理產(chǎn)生的功耗，顯著提升了神經(jīng)網(wǎng)絡(luò)計(jì)算能效。該創(chuàng)新通過(guò)處理輸入變化量而非輸入絕對(duì)值的方式，最大限度消除了不變數(shù)據(jù)處理所浪費(fèi)的功耗，提升了計(jì)算效率。

北京大學(xué)黃如院士-葉樂(lè)教授團(tuán)隊(duì)，提出了差值輸入技術(shù)和差值矩陣乘法技術(shù)，通過(guò)將輸入特征值由絕對(duì)量變?yōu)樽兓康姆绞剑档土舜鎯?nèi)計(jì)算陣列計(jì)算功耗，并實(shí)現(xiàn)自適應(yīng)的輸出分布集中；此外，還提出了低位優(yōu)先模數(shù)轉(zhuǎn)換器，通過(guò)減少較小數(shù)據(jù)模數(shù)轉(zhuǎn)化次數(shù)的方式，在不損失計(jì)算精度的情況下，顯著降低了模擬存內(nèi)計(jì)算中的模數(shù)轉(zhuǎn)換功耗。

基于上述創(chuàng)新技術(shù)，研制了差值求和模擬存內(nèi)計(jì)算芯片，在 8-bit 輸入/8-bit 權(quán)重/全精度輸出的情況下，實(shí)現(xiàn)了 21.38 TOPS/W 的峰值能效，1.44 TOPS/mm2 的峰值單位面積算力；在綜合評(píng)估指標(biāo)（=能量效率×面積效率）下，達(dá)到了 26.72 TOPS/W×TOPS/mm2，是世界最好的存內(nèi)計(jì)算芯片的 1.25 倍。該創(chuàng)新具有高能效、高算力、高通用性三大特性，可應(yīng)用于邊緣端 AI 計(jì)算場(chǎng)景，如：圖像識(shí)別、語(yǔ)音識(shí)別、安防監(jiān)控等。該創(chuàng)新有望與圖像傳感器相結(jié)合，實(shí)現(xiàn)針對(duì)邊緣端 AI 的感存算一體高效智能處理。

該工作以《面向邊緣 AI 處理的基于差值求和方式的 21.38 TOPS/W 的 SRAM 存內(nèi)計(jì)算芯片》（A 22nm Delta-Sigma Computing-In-Memory (ΔΣCIM) SRAM Macro with Near-Zero-Mean Outputs and LSB-First ADCs Achieving 21.38 TOPS/W for 8b-MAC Edge AI Processing）為題，發(fā)表于今年 ISSCC，文章第一作者北京大學(xué)集成電路學(xué)院博士生陳沛毓進(jìn)行宣講，北京大學(xué)集成電路學(xué)院博士生武蒙為共同一作，文章的通訊作者是馬宇飛研究員和葉樂(lè)教授。

(a) 差值求和存內(nèi)計(jì)算芯片數(shù)據(jù)流與架構(gòu)圖

（b）存內(nèi)計(jì)算芯片顯微照片

高能效電容型感知芯片

該工作面向物聯(lián)網(wǎng)傳感器應(yīng)用，針對(duì)不斷上升的高速高精度電容數(shù)字轉(zhuǎn)換器需求，實(shí)現(xiàn)了一款高性能電容傳感器，解決了傳統(tǒng)高精度電容傳感器的架構(gòu)不利于高速轉(zhuǎn)換的問(wèn)題，突破了傳統(tǒng)電容采樣過(guò)程中采樣熱噪聲造成的性能瓶頸。

針對(duì)以上問(wèn)題，北京大學(xué)黃如院士-葉樂(lè)教授團(tuán)隊(duì)，從架構(gòu)和電路兩個(gè)層面提出解決方案。架構(gòu)層面，本工作創(chuàng)新性地將流水線型逐次逼近型寄存器轉(zhuǎn)換架構(gòu)引入電容傳感器領(lǐng)域，突破傳統(tǒng)架構(gòu)面臨的轉(zhuǎn)換精度、能效和轉(zhuǎn)換速度之間的折衷關(guān)系。電路層面，該工作首次提出了可應(yīng)用于電容傳感中的 kT/C 采樣噪聲消除技術(shù)，解決了小電容傳感中的精度上限問(wèn)題，突破了采樣熱噪聲的精度瓶頸。此外，還首次提出了基于不完全建立的相關(guān)電平抬升技術(shù)，縮短了傳統(tǒng)增益提升技術(shù)的粗放大階段，減少了額外功耗，并將等效開(kāi)環(huán)增益大幅提升，提供了極高的增益穩(wěn)定性，提高了級(jí)間放大器的能量效率和精度。在提高轉(zhuǎn)換速率的同時(shí)，實(shí)現(xiàn)了高精度（1fFrms 噪聲水平）電容傳感器的能量效率世界紀(jì)錄，相較現(xiàn)有工作將能效提升了一倍。

基于上述架構(gòu)和電路層面的創(chuàng)新，課題組研制了一款基于 22nm CMOS 工藝的緊湊型高能效電容傳感器芯片，該電路在 22nm 工藝下實(shí)現(xiàn)了對(duì) 0-5.16pF 電容值測(cè)量，精度達(dá)到了 37.12aF，在所有高精度（1fFrms 噪聲水平）電容傳感器中具有最高的能效（7.9fJ/conv.-step），且達(dá)到了 71.3dB 的信噪比，相較前人的工作將能效提升了一倍。該電路具有高能效、高精度、小面積、高轉(zhuǎn)換速度等特點(diǎn)，可廣泛應(yīng)用于面向電容傳感的各類物聯(lián)網(wǎng)傳感器和前端應(yīng)用中，并且為電容傳感芯片的小型化提供了全新的解決方案。

該工作以《基于采樣熱噪聲消除和非完全建立相關(guān)電平抬升技術(shù)的 7.9fJ/Conversion-Step，37.12aFrms 噪聲的流水線逐次逼近型寄存器架構(gòu)電容-數(shù)字轉(zhuǎn)換器芯片》(A 7.9 fJ/Conversion-Step and 37.12 aFrms Pipelined-SAR Capacitance-to-Digital Converter with kT/C noise cancellation and Incomplete-Settling based Correlated Level Shifting) 為題，發(fā)表于今年 ISSCC 的模擬傳感器前端領(lǐng)域（Session23 Analog Sensor Interface）分會(huì)場(chǎng)，由文章第一作者北京大學(xué)集成電路學(xué)院博士生高繼航進(jìn)行宣講，文章的通訊作者是沈林曉研究員和葉樂(lè)教授。

(a) 電容傳感器架構(gòu)圖和創(chuàng)新技術(shù) (b) 電容傳感器芯片顯微照片和性能對(duì)比圖

極低功耗振蕩器芯片

該工作面向智能物聯(lián)網(wǎng) AIoT 芯片應(yīng)用，針對(duì)需要周期喚醒的 AIoT 芯片，設(shè)計(jì)并實(shí)現(xiàn)了一款超低功耗晶體振蕩器電路，并實(shí)現(xiàn)了綜合條件下國(guó)際領(lǐng)先的低功耗與計(jì)時(shí)精度。

北京大學(xué)黃如院士-葉樂(lè)教授團(tuán)隊(duì)，提出了基于 Gm-C 的電流注入時(shí)間控制電路與振幅檢測(cè)電路：該技術(shù)創(chuàng)新性地利用了 Gm-C 這一基礎(chǔ)模擬電路模塊，解決了電荷注入式晶體振蕩器的電流注入時(shí)間與大小控制的挑戰(zhàn)，使得基于此技術(shù)的 32kHz 實(shí)時(shí)時(shí)鐘（RTC）電路能夠在實(shí)現(xiàn)高精度計(jì)時(shí)的同時(shí)，在應(yīng)用環(huán)境溫度范圍內(nèi)僅消耗最多不到 2nW 的功耗；與此同時(shí)，由于模擬電路功耗主要取決于其偏置電流，在內(nèi)置電流源的情況下，該電路較已發(fā)表的同類工作相比，實(shí)現(xiàn)了功耗對(duì)溫度最低的敏感性。

基于上述創(chuàng)新理念與技術(shù)，課題組研制了一款基于 22nm CMOS 工藝的超低功耗 32kHz 晶體振蕩器芯片。該電路在使用 ECS-2X6X 音叉型 32kHz 晶體下，在 25?C 室溫下的平均功耗僅為 0.954nW，取得了已發(fā)表過(guò)的基于 32kHz 電流注入晶體振蕩器中功耗最低的世界紀(jì)錄。其在 80?C 下的功耗僅為 1.90nW，為低功耗晶體振蕩器中的世界紀(jì)錄。該晶體振蕩器在長(zhǎng)時(shí)工作下表現(xiàn)出了低至 6ppb 的 Allan 誤差（Allan Deviation），取得了單電源晶體振蕩器電路的長(zhǎng)時(shí)穩(wěn)定性世界紀(jì)錄。該電路可廣泛應(yīng)用于面向環(huán)境應(yīng)用的 IoT 芯片中，作為其中低功耗高精度實(shí)時(shí)時(shí)鐘模塊的核心。

該工作以《一款 22nm CMOS 工藝下利用基于 Gm-C 的電流注入控制電路實(shí)現(xiàn)的 0.954nW 32kHz 晶體振蕩器》（A 0.954nW 32kHz Crystal Oscillator in 22nm CMOS with Gm-C-Based Current Injection Control）為題，發(fā)表于今年 ISSCC，文章的第一作者是北京大學(xué)集成電路學(xué)院博士后張奕涵，文章的通訊作者為葉樂(lè)教授。

（a）電流注入型晶振結(jié)構(gòu)與電路圖

（b）晶振芯片顯微照片

超高速發(fā)送機(jī)芯片

不斷增長(zhǎng)的通信需求持續(xù)推動(dòng)有線通信鏈路向更高的數(shù)據(jù)速率演進(jìn)，目前超高速有線收發(fā)機(jī)的數(shù)據(jù)速率已達(dá)到 100+Gb/s 量級(jí)。為了提高頻譜利用率，四電平脈沖幅度調(diào)制（PAM-4）在超高速鏈路中被廣泛采用。然而 PAM-4 調(diào)制方式面臨眼寬、眼高減小的挑戰(zhàn)。

北京大學(xué)蓋偉新教授團(tuán)隊(duì)從電路設(shè)計(jì)和均衡機(jī)制方面入手，提出了可編程寬度的脈沖發(fā)生器，依靠脈沖寬度調(diào)節(jié)驅(qū)動(dòng)器增益，從而實(shí)現(xiàn)最快信號(hào)翻轉(zhuǎn)速度，減小信號(hào)邊沿在碼元寬度中占據(jù)的比例，改善眼寬；提出了基于碼型的預(yù)加重均衡機(jī)制，通過(guò)檢測(cè)電路對(duì)待發(fā)送的信號(hào)碼型實(shí)時(shí)監(jiān)測(cè)，在特定信號(hào)處以注入電流的方式加強(qiáng)信號(hào)，消除碼間干擾的同時(shí)避免輸出擺幅衰減。

基于上述創(chuàng)新設(shè)計(jì)，課題組研制了一款基于 28nm CMOS 工藝的超高速有線發(fā)送機(jī)芯片，并對(duì)芯片進(jìn)行了性能測(cè)試與匯報(bào)。該發(fā)送機(jī)芯片實(shí)現(xiàn)了高達(dá) 128Gb/s PAM-4 的數(shù)據(jù)速率，并且取得了 1.4pJ/b 的能量效率。提出的可編程寬度脈沖發(fā)生器實(shí)現(xiàn)了 13% 的眼寬增長(zhǎng)，且沒(méi)有額外的功耗代價(jià)；相比傳統(tǒng)前饋均衡，基于碼型的預(yù)加重均衡機(jī)制使得眼圖張開(kāi)面積提高了約 25%。該電路可廣泛應(yīng)用于數(shù)據(jù)中心、高性能計(jì)算等高通信需求的場(chǎng)景，為其提供高速率、高可靠的數(shù)據(jù)傳輸。

該工作以《A 128Gb/s PAM-4 Transmitter with Programmable-Width Pulse Generator and Pattern-Dependent Pre-Emphasis in 28nm CMOS》為題，發(fā)表于今年 ISSCC，文章的第一作者是北京大學(xué)集成電路學(xué)院博士生盛凱，文章的通訊作者是蓋偉新教授。

（a）發(fā)送機(jī)架構(gòu)圖

（b）發(fā)送機(jī)芯片顯微照片

超高速接收機(jī)前饋均衡器芯片

該工作面向超高速串行傳輸應(yīng)用，針對(duì)傳統(tǒng)判決反饋均衡器時(shí)序難以滿足、前饋均衡器采樣保持功耗較大的問(wèn)題，設(shè)計(jì)并實(shí)現(xiàn)了一款超高速接收機(jī)前饋均衡器芯片，傳輸速率、均衡能力與能效比均為同類芯片最優(yōu)水平。

北京大學(xué)蓋偉新-何燕冬教授團(tuán)隊(duì)提出了基于延遲線與分布式抽頭的前饋均衡技術(shù)：該技術(shù)利用無(wú)源延遲線在超高速場(chǎng)景下?lián)p耗小的天然優(yōu)勢(shì)，解決了對(duì)模擬信號(hào)延時(shí)的功耗與噪聲較大的問(wèn)題，在實(shí)現(xiàn) 200Gb/s 超高速率均衡的同時(shí)，利用分布式結(jié)構(gòu)降低了抽頭負(fù)載電容引入的信號(hào)反射；此外，通過(guò)在抽頭放大器中采用源極 RC 退化技術(shù)，賦予前饋均衡器靈活的低頻均衡能力，避免僅靠增加抽頭數(shù)量來(lái)消除長(zhǎng)尾碼間干擾，大幅降低了電路功耗。

基于上述創(chuàng)新技術(shù)，課題組研制了一款基于延遲線的 200Gb/s 接收機(jī)前饋均衡器芯片。該芯片實(shí)現(xiàn)了對(duì) 200Gb/s 數(shù)據(jù)的均衡，可提供高達(dá) 17.2dB 的均衡能力，且能效比僅 0.43pJ/b，均為接收機(jī)連續(xù)時(shí)間前饋均衡器的最優(yōu)水平。該均衡器芯片具有高帶寬、低功耗、低噪聲的優(yōu)勢(shì)，可廣泛用于數(shù)據(jù)中心、Chiplet 等串行數(shù)據(jù)傳輸應(yīng)用中，為未來(lái)短距 200Gb/s 接收機(jī)提供了全新的低功耗解決方案。

該工作以《一款 28nm 工藝下, 基于延遲線技術(shù)并支持低頻均衡的 0.43pJ/b, 200Gb/s，5 抽頭接收機(jī)前饋均衡器》（A 0.43pJ/b 200Gb/s 5-Tap Delay-Line-Based Receiver FFE with Low-Frequency Equalization in 28nm CMOS）為題，發(fā)表于今年 ISSCC 先進(jìn)有線互連技術(shù)（Session 6: Advanced Wireline Links and Techniques）分會(huì)場(chǎng)，文章的第一作者為北京大學(xué)集成電路學(xué)院博士生葉秉奕，文章的通訊作者為蓋偉新教授。

(a) 接收機(jī)前饋均衡器架構(gòu)圖

（b）均衡器芯片顯微照片

高能效模數(shù)轉(zhuǎn)換器芯片

面向語(yǔ)音識(shí)別、智慧醫(yī)療等多種物聯(lián)網(wǎng)應(yīng)用，針對(duì)其對(duì)中等帶寬信號(hào)實(shí)現(xiàn)高精度、高能效采集的需求，本工作實(shí)現(xiàn)了一種在性能上國(guó)際領(lǐng)先且易于驅(qū)動(dòng)和系統(tǒng)集成的增量型縮放式模數(shù)轉(zhuǎn)換器，相比于其他同類型的縮放式模數(shù)轉(zhuǎn)換器設(shè)計(jì)取得了最高的帶寬和最低的驅(qū)動(dòng)需求。

本工作在縮放式模數(shù)轉(zhuǎn)換器的架構(gòu)和電路方面提出了新的設(shè)計(jì)方法：在架構(gòu)方面，首次采用噪聲整形逐次逼近型量化器進(jìn)行縮放式模數(shù)轉(zhuǎn)換器中的細(xì)量化，并提出了一次采樣多次量化的量化方法，大幅降低了對(duì)采樣電路的要求，提升了系統(tǒng)的帶寬；在電路方面，提出了一種新型的環(huán)路濾波器電路設(shè)計(jì)方法，該方法僅需要一個(gè)動(dòng)態(tài)緩沖器即可實(shí)現(xiàn)高階、高魯棒性的環(huán)路濾波器，顯著降低了系統(tǒng)硬件開(kāi)銷和功耗。

基于上述創(chuàng)新技術(shù)，課題組研制了一款基于 28nm CMOS 工藝的增量型縮放式模數(shù)轉(zhuǎn)換器芯片。該款芯片一次模數(shù)轉(zhuǎn)換僅需要 8 次采樣，在低頻 2.5kHz 和中頻 20kHz 的輸入信號(hào)下分別達(dá)到了 92.5dB 和 92.2dB 的信噪失真比，系統(tǒng)功耗為 160μW，在同類的縮放式模數(shù)轉(zhuǎn)換器中具有最高的輸入帶寬（150kHz），且易于驅(qū)動(dòng)，單次轉(zhuǎn)換所需的輸入驅(qū)動(dòng)開(kāi)銷最小，整個(gè)系統(tǒng)達(dá)到了國(guó)際領(lǐng)先的模數(shù)轉(zhuǎn)換器能效水平（182.2dB FoM）。該電路可廣泛應(yīng)用于多種物聯(lián)網(wǎng)應(yīng)用場(chǎng)景，并且為如縮放式模數(shù)轉(zhuǎn)換器的多步模數(shù)轉(zhuǎn)換器提供了新的實(shí)現(xiàn)和量化方法。

該工作以《A 150kHz-BW 15-ENOB Incremental Zoom ADC with Skipped Sampling and Single Buffer Embedded Noise-Shaping SAR Quantizer》為題，發(fā)表于今年 ISSCC，文章的第一作者是北京大學(xué)集成電路學(xué)院博士生王宗楠，文章的通訊作者是唐希源研究員。

(a) 縮放式模數(shù)轉(zhuǎn)換器電路及原理圖

（b）縮放式模數(shù)轉(zhuǎn)換器芯片顯微照片

以上北京大學(xué)論文的相關(guān)研究工作得到了國(guó)家重點(diǎn)研發(fā)計(jì)劃、國(guó)家自然科學(xué)基金、北京市科委、浙江省重點(diǎn)研發(fā)計(jì)劃等項(xiàng)目的資助，以及國(guó)家集成電路產(chǎn)教融合創(chuàng)新平臺(tái)、微納電子器件與集成技術(shù)全國(guó)重點(diǎn)實(shí)驗(yàn)室、微電子器件與電路教育部重點(diǎn)實(shí)驗(yàn)室、集成電路高精尖創(chuàng)新中心、集成電路科學(xué)與未來(lái)技術(shù)北京實(shí)驗(yàn)室等基地平臺(tái)和浙江省北大信息技術(shù)高等研究院、杭州微納核芯電子科技有限公司的支持。