盡可能地降低 SiC FET 的電磁干擾和開(kāi)關(guān)損耗

您如何在提高開(kāi)關(guān)速度和增加設(shè)計(jì)復(fù)雜度之間尋求平衡？本博客文章將討論此類權(quán)衡考量，并提供了一種更高效的方法，有助于您克服設(shè)計(jì)挑戰(zhàn)并充分發(fā)揮 SiC 器件潛力。

這篇博客文章最初由 United Silicon Carbide (UnitedSiC) 發(fā)布，該公司于 2021 年 11 月加入 Qorvo 大家庭。UnitedSiC 是一家領(lǐng)先的碳化硅 (SiC) 功率半導(dǎo)體制造商，它的加入促使 Qorvo 將業(yè)務(wù)擴(kuò)展到電動(dòng)汽車 (EV)、工業(yè)電源、電路保護(hù)、可再生能源和數(shù)據(jù)中心電源等快速增長(zhǎng)的市場(chǎng)。

隨著人們對(duì)高效率、高功率密度和系統(tǒng)簡(jiǎn)單性的需求不斷增長(zhǎng)，碳化硅 (SiC) FET 因其較快的開(kāi)關(guān)速度、較低的 RDS(on) 和較高的額定電壓，逐漸成為對(duì)電力工程師極具吸引力的選擇。

但是，SiC 器件較快的開(kāi)關(guān)速度會(huì)導(dǎo)致更高的 VDS 尖峰和更長(zhǎng)的振鈴持續(xù)時(shí)間，從而在高電流電平下引入了更多的 EMI。對(duì)于從事電動(dòng)汽車和可再生能源等高功率應(yīng)用的工程師來(lái)說(shuō)，如何在提高效率并充分發(fā)揮先進(jìn)技術(shù)潛力的同時(shí)，避免過(guò)于復(fù)雜的設(shè)計(jì)將會(huì)是一大難題。

什么是 VDS 尖峰和振鈴？

寄生電感是導(dǎo)致 VDS 尖峰和振鈴的根本原因。從 SiC MOSFET 的典型關(guān)斷波形（圖 1）可以看出，柵極-源極電壓 (VGS) 在 18V 至 0V 之間，關(guān)斷的漏極電流 (ID) 為 50A，且總線電壓 (VDS) 為 800V。由于 SiC MOSFET 具有更快的開(kāi)關(guān)速度，所以會(huì)出現(xiàn)較高的 VDS 尖峰和較長(zhǎng)的振鈴持續(xù)時(shí)間。較高的 VDS 尖峰會(huì)減少器件應(yīng)對(duì)閃電和負(fù)載突變等條件導(dǎo)致的電壓?jiǎn)栴}的裕量。較長(zhǎng)的振鈴持續(xù)時(shí)間也會(huì)引入更多的 EMI。這種現(xiàn)象在高電流電平下更加明顯。

圖 1：SiC 器件的較快開(kāi)關(guān)速度所導(dǎo)致的關(guān)斷 VDS 尖峰和振鈴 

傳統(tǒng)方法

抑制EMI 的常規(guī)解決方案就是使用高柵極電阻 (RG) 來(lái)降低電流變化率 (dI/dt)。但實(shí)際上，使用高 RG 會(huì)顯著增加開(kāi)關(guān)損耗，進(jìn)而損失效率，所以在使用這種方法時(shí)，我們不得不在效率和 EMI 之間做出取舍。

另一種解決方案是減少電源回路中的雜散電感。但是，這需要重新設(shè)計(jì)PCB 布局，并需要使用尺寸更小、電感更低的封裝。此外，PCB 上能夠減小的電源回路面積是有限的，而且也需要遵守相關(guān)安全法規(guī)規(guī)定的最小間距和最小間隙。此外，更小巧的封裝還會(huì)導(dǎo)致熱性能降低。

我們還需要考慮濾波器，以幫助我們滿足EMI 要求并簡(jiǎn)化系統(tǒng)權(quán)衡。除此之外，我們還可以使用控制方法來(lái)減少 EMI。例如，頻率抖動(dòng)技術(shù)可通過(guò)擴(kuò)展電源的噪聲頻譜范圍來(lái)減少 EMI。

新方法

一個(gè)簡(jiǎn)單的 RC 緩沖電路可以幫助克服設(shè)計(jì)挑戰(zhàn)并充分發(fā)揮 SiC 器件的潛力，是一種更為高效的解決方案。事實(shí)證明，這個(gè)簡(jiǎn)單的解決方案可以在廣泛的負(fù)載范圍內(nèi)更高效地控制 VDS 尖峰并縮短振鈴持續(xù)時(shí)間，并實(shí)現(xiàn)可以忽略的關(guān)斷延遲。

得益于更快速的 dv/dt 和額外的 Cs，緩沖電路還具有更高的位移電流，從而可以減少關(guān)斷過(guò)渡期間的 ID 和 VDS 重疊。

可以通過(guò)雙脈沖測(cè)試 (DPT) 來(lái)證明緩沖電路的有效性。該測(cè)試采用了帶感性負(fù)載的半橋配置。高端和低端都使用相同的器件，VGS、VDS 和 ID 均從低端器件測(cè)量（圖 2）。

圖 2：半橋配置（頂部和底部使用相同的器件）

使用電流互感器 (CT) 測(cè)量器件和緩沖電路的電流。因此，測(cè)得的開(kāi)關(guān)損耗包括器件開(kāi)關(guān)損耗和緩沖電路損耗。

其中的緩沖電路由 SiC MOSFET 漏極和源極之間的一個(gè) 10Ω 電阻和一個(gè) 200pF 電容串聯(lián)組成。

圖 3：RC 緩沖電路可更有效地控制關(guān)斷 EMI

首先，我們比較關(guān)斷時(shí)的情況（圖3）。測(cè)試的設(shè)備對(duì)象與圖 1 相同。左側(cè)波形使用 RC 緩沖電路和低 RG(off)，而右側(cè)波形則使用高 RG(off)，未使用緩沖電路。這兩種方法都可以限制關(guān)斷 VDS 峰值電壓。但是，使用緩沖電路之后，只需 33ns 即可抑制振鈴，而高 RG(off) 的振鈴持續(xù)時(shí)間仍超過(guò) 100ns。與使用高 RG(off) 相比，使用緩沖電路時(shí)的延遲時(shí)間更短。由此可判斷，緩沖電路有助于在關(guān)斷時(shí)更有效地控制 VDS 關(guān)斷尖峰和振鈴持續(xù)時(shí)間。

圖 4：RC 緩沖電路在導(dǎo)通期間的有效性 

在導(dǎo)通時(shí)（圖4），將使用 RC 緩沖電路和 5Ω RG(on) 的波形與未使用緩沖電路的波形進(jìn)行比較可以發(fā)現(xiàn)，使用緩沖電路時(shí)，反向恢復(fù)電流峰值 (Irr) 略有提高，從 94A 提高到了 97A，除此之外，其對(duì)導(dǎo)通波形的影響可以忽略不計(jì)。

這表明，與高 RG(off) 相比，緩沖電路有助于更有效地控制 VDS 尖峰和振鈴持續(xù)時(shí)間。但緩沖電路能否更高效呢？（圖 5）

圖 5：比較緩沖電路與高 RG(off) 之間的開(kāi)關(guān)損耗（Eoff、Eon）

在 48A 時(shí)，高 RG(off) 的關(guān)斷開(kāi)關(guān)損耗是使用緩沖電路和低 RG(off) 時(shí)的兩倍以上。由此證明，緩沖電路在關(guān)斷時(shí)更高效。因?yàn)榫彌_電路可實(shí)現(xiàn)更快速的開(kāi)關(guān)，同時(shí)還可以更好地控制 VDS 尖峰和振鈴。

從導(dǎo)通開(kāi)關(guān)損耗的角度看，使用緩沖電路時(shí)，Eon 平均增加了 70μJ。為了充分估計(jì)整體效率，我們需要將 Eoff 和 Eon 相加，然后比較 Etotal（圖 6）。在全速開(kāi)關(guān)器件時(shí)，可以很明顯地看出緩沖電路在漏級(jí)電流為 18A 以上時(shí)效率更高。對(duì)于在 40A/40kHz 下開(kāi)關(guān)的 40mΩ 器件，在使用高 RG(off) 與使用低 RG(off) 和緩沖電路之間，每個(gè)器件的開(kāi)關(guān)損耗差為 11W。

圖 6：比較緩沖電路與高 RG(off) 之間的開(kāi)關(guān)損耗 (Etotal) 

因此我們可以推斷，與使用高 RG(off) 相比，使用緩沖電路是一種更高效的解決方案。

隨著第 4 代 SiC 器件進(jìn)入市場(chǎng)，這種簡(jiǎn)單的設(shè)計(jì)解決方案將繼續(xù)提供更低的總開(kāi)關(guān)損耗，繼續(xù)幫助優(yōu)化系統(tǒng)功率效率。

關(guān)于簡(jiǎn)單的緩沖電路如何在 UnitedSiC SiC 器件中實(shí)現(xiàn)出色效率的更多信息，請(qǐng)觀看我們近期的研討會(huì)：盡可能地降低 SiC FET 的電磁干擾和開(kāi)關(guān)損耗。