英特爾PowerVia技術(shù)率先實現(xiàn)芯片背面供電，突破互連瓶頸

英特爾宣布在業(yè)內(nèi)率先在產(chǎn)品級測試芯片上實現(xiàn)背面供電（backside power delivery）技術(shù)，滿足邁向下一個計算時代的性能需求。作為英特爾業(yè)界領(lǐng)先的背面供電解決方案，PowerVia將于2024年上半年在Intel 20A制程節(jié)點上推出。通過將電源線移至晶圓背面，PowerVia解決了芯片單位面積微縮中日益嚴重的互連瓶頸問題。 

英特爾技術(shù)開發(fā)副總裁Ben Sell表示：“英特爾正在積極推進‘四年五個制程節(jié)點’計劃，并致力于在2030年實現(xiàn)在單個封裝中集成一萬億個晶體管，PowerVia對這兩大目標而言都是重要里程碑。通過采用已試驗性生產(chǎn)的制程節(jié)點及其測試芯片，英特爾降低了將背面供電用于先進制程節(jié)點的風險，使得我們能領(lǐng)先競爭對手一個制程節(jié)點，將背面供電技術(shù)推向市場?！?/p>

研發(fā)代號為“Blue Sky Creek”的測試芯片。產(chǎn)品測試幫助英特爾完善了PowerVia背面供電技術(shù)。PowerVia預(yù)計將于2024年隨Intel 20A制程節(jié)點推出，是業(yè)界首次實現(xiàn)芯片背面供電，解決了數(shù)十年來的互連瓶頸問題。（圖片來源：英特爾公司）

英特爾將PowerVia技術(shù)和晶體管的研發(fā)分開進行，以確保PowerVia可以被妥善地用于Intel 20A和Intel 18A制程芯片的生產(chǎn)中。在與同樣將與Intel 20A制程節(jié)點一同推出的RibbonFET晶體管集成之前，PowerVia在其內(nèi)部測試節(jié)點上進行了測試，以不斷調(diào)試并確保其功能良好。經(jīng)在測試芯片上采用并測試PowerVia，英特爾證實了這項技術(shù)確實能顯著提高芯片的使用效率，單元利用率（cell utilization）超過90%，并有助于實現(xiàn)晶體管的大幅微縮，讓芯片設(shè)計公司能夠提升產(chǎn)品性能和能效。

英特爾將在于6月11日至16日在日本京都舉行的VLSI研討會上通過兩篇論文展示相關(guān)研究成果。

作為大幅領(lǐng)先競爭對手的背面供電解決方案，PowerVia讓包含英特爾代工服務(wù)（IFS）客戶在內(nèi)的芯片設(shè)計公司能更快地實現(xiàn)產(chǎn)品能效和性能的提升。長期以來，英特爾始終致力于推出對行業(yè)具有關(guān)鍵意義的創(chuàng)新技術(shù)，如應(yīng)變硅（strained silicon）、高K金屬柵極（Hi-K metal gate）和FinFET晶體管，以繼續(xù)推進摩爾定律。隨著PowerVia和RibbonFET全環(huán)繞柵極技術(shù)在2024年的推出，英特爾在芯片設(shè)計和制程技術(shù)創(chuàng)新方面將繼續(xù)處于行業(yè)領(lǐng)先地位。

通過率先推出PowerVia技術(shù)，英特爾可幫助芯片設(shè)計公司突破日益嚴重的互連瓶頸。越來越多的使用場景，包括AI或圖形計算，都需要尺寸更小、密度更高、性能更強的晶體管來滿足不斷增長的算力需求。從數(shù)十年前到現(xiàn)在，晶體管架構(gòu)中的電源線和信號線一直都在“搶占”晶圓內(nèi)的同一塊空間。通過在結(jié)構(gòu)上將這兩者的布線分開，可提高芯片性能和能效，為客戶提供更好的產(chǎn)品。背面供電對晶體管微縮而言至關(guān)重要，可使芯片設(shè)計公司在不犧牲資源的同時提高晶體管密度，進而顯著地提高功率和性能。 

圖片來源：英特爾公司 

此外，Intel 20A和Intel 18A制程節(jié)點將同時采用PowerVia背面供電技術(shù)和RibbonFET全環(huán)繞柵極技術(shù)。作為一種向晶體管供電的全新方式，背面供電技術(shù)也帶來了散熱和調(diào)試設(shè)計方面的全新挑戰(zhàn)。 

通過將PowerVia與RibbonFET這兩項技術(shù)的研發(fā)分開進行，英特爾能夠迅速應(yīng)對上述挑戰(zhàn)，確保能在基于Intel 20A和Intel 18A制程節(jié)點的芯片中實現(xiàn)PowerVia技術(shù)。英特爾開發(fā)了散熱技術(shù)，以避免過熱問題的出現(xiàn)，同時，調(diào)試團隊也開發(fā)了新技術(shù)，確保這種新的晶體管設(shè)計結(jié)構(gòu)在調(diào)試中出現(xiàn)的各種問題都能得到適當解決。因此，在集成到RibbonFET晶體管架構(gòu)之前，PowerVia就已在測試中達到了相當高的良率和可靠性指標，證明了這一技術(shù)的預(yù)期價值。 

PowerVia的測試也利用了極紫外光刻技術(shù)（EUV）帶來的設(shè)計規(guī)則。在測試結(jié)果中，芯片大部分區(qū)域的標準單元利用率都超過90%，同時單元密度也大幅增加，可望降低成本。測試還顯示，PowerVia將平臺電壓（platform voltage）降低了30%，并實現(xiàn)了6%的頻率增益（ frequency benefit）。PowerVia測試芯片也展示了良好的散熱特性，符合邏輯微縮預(yù)期將實現(xiàn)的更高功率密度。 

接下來，在將于VLSI研討會上發(fā)表的第三篇論文中，英特爾技術(shù)專家Mauro Kobrinsky還將闡述英特爾對PowerVia更先進部署方法的研究成果，如同時在晶圓正面和背面實現(xiàn)信號傳輸和供電。 

英特爾領(lǐng)先業(yè)界為客戶提供PowerVia背面供電技術(shù)，并將在未來繼續(xù)推進相關(guān)創(chuàng)新，延續(xù)了其率先將半導體創(chuàng)新技術(shù)推向市場的悠久歷史。