3D DRAM 設(shè)計能否實現(xiàn)？

如果說有一項技術(shù)的擴展效果不太好的話，那就是 DRAM。造成這種情況的原因有很多：最重要的一個是 DRAM 單元的實際設(shè)計和制造關(guān)系。專門從事半導(dǎo)體電路設(shè)計的 Lam Research 發(fā)表了一篇論文，簡述了未來 DRAM 產(chǎn)品的開發(fā)流程。

綜上所述，3D DRAM 的使用在未來或許是可能的。據(jù)該公司稱，我們大約需要 5-8 年的時間才能設(shè)計出可制造的 3D DRAM 器件，2D DRAM 縮放結(jié)束與 3D DRAM 縮放開始之間可能存在三年的差距。

Lam Research 使用其專有的 SEMulator3D 軟件分享了可能的 3D DRAM 設(shè)計。我們看到一些與縮放和層堆疊挑戰(zhàn)、電容器和晶體管尺寸縮小、細(xì)胞間連接和過孔陣列（其他 3D 設(shè)計中使用的互連）相關(guān)的解決方案。最后，該公司列出了實現(xiàn)其擬議設(shè)計的工藝要求。

2D DRAM 架構(gòu)的垂直視圖（左），即當(dāng)前 DRAM 架構(gòu)中使用的相同設(shè)計。3D DRAM 示例，其中通過將芯片堆疊在一起來增加密度（右）。

由于 DRAM 單元的設(shè)計方式，不可能將 2D DRAM 組件橫向放置并將它們堆疊在一起。這是因為 DRAM 單元具有高縱橫比（它們的高度大于厚度）。將它們側(cè)向傾斜需要超出我們當(dāng)前的橫向蝕刻（和填充）能力。

然而，當(dāng)嘗試解決設(shè)計約束時，可以根據(jù)需要進(jìn)行一些更改和調(diào)整。這說起來簡單，但實施起來卻非常困難。當(dāng)前的 DRAM 電路設(shè)計本質(zhì)上需要三個組件：位線（注入電流的導(dǎo)電結(jié)構(gòu)）；晶體管，接收位線的電流輸出，并作為柵極來控制電流是否流入電路（并充滿電路）；流經(jīng)位線和晶體管的電流最終以位（0 或 1）的形式存儲在電容器中。

Lam Research 使用了多種芯片設(shè)計「技巧」來實現(xiàn)工作架構(gòu)。首先，他們將位線移至晶體管的另一側(cè)。由于位線不再被電容器包圍，這意味著更多的晶體管可以連接到位線本身，從而增加芯片密度。

Lam Research 的最終 DRAM 單元設(shè)計允許更多的晶體管通過相同的位線饋入，增加內(nèi)存密度，同時「扁平化」設(shè)計，使其更適合 3D 縮放。

該設(shè)計電路的公司還應(yīng)用了多種尖端晶體管制造技術(shù)，以最大限度地提高面積密度。其中包括英特爾正在研究下一代柵極技術(shù)的全環(huán)柵極 (GAA) 叉板設(shè)計。借助 Lam Research 提出的新 DRAM 架構(gòu)，單元設(shè)計的各層可以相互重疊堆疊，就像 SSD 中的 NAND 一樣。

鏈接

除了 3D DRAM 的新架構(gòu)設(shè)計之外，互連技術(shù)也至關(guān)重要。Lam Research 推出了幾種新方法，包括將柵極包裹在硅晶體管周圍（全柵極）以及連接各層的水平 MIM（金屬-絕緣體-金屬）電容器陣列，以促進(jìn)電流在中央位線堆棧上的移動。28 層 3D 設(shè)計的關(guān)鍵組成部分如下：

圍繞柵極所有側(cè)面的納米層硅晶體管堆棧

兩行晶體管之間的位線層堆疊

24 條垂直字線（DRAM 單元）

位線層和晶體管之間的多個橋連接；晶體管和電容器

一組臥式 MIM（金屬-絕緣-金屬）電容器

顯示過孔序列的垂直結(jié)構(gòu)特寫。

可以像 NAND 一樣開發(fā)

在領(lǐng)先公司的努力下，NAND 尺寸現(xiàn)已提升至 236 層。此外，三星計劃在 2024 年開始生產(chǎn) 300 層 NAND 存儲器。3D DRAM 設(shè)計還沒有開始，它還處于起步階段。在 Lam Research 討論的設(shè)計中，估計第一代可能僅由 28 個堆疊層組成。然而，有人表示，如果這個問題得到解決，通過架構(gòu)改進(jìn)和附加層，DRAM 密度可以實現(xiàn)重大飛躍。正如我們在其他制造技術(shù)中看到的那樣，可以使用通孔陣列（支撐 TSMC TSV 的互連技術(shù)）將各個層連接在一起。

至于不良部分，目前還沒有生產(chǎn)設(shè)備能夠可靠地生產(chǎn)所需的元件。該公司強調(diào)，如今 DRAM 設(shè)計還很不成熟，改進(jìn)和重新設(shè)計工具和流程是普遍需求。因此，任何事情都還不算太晚，可以在不久的將來采取措施獲得必要的工具。

3D X-DRAM 技術(shù)

也有不同的公司關(guān)注這個問題。總部位于圣何塞的 NEO Semiconductor 今年詳細(xì)介紹了其 3D X-DRAM 技術(shù)。這項 DRAM 專利技術(shù)的開發(fā)是為了「解決 DRAM 的容量瓶頸問題，并取代整個 2D DRAM 市場」。

根據(jù)該公司的路線圖，在 DRAM 中實施類似 3D NAND 的 DRAM 單元陣列將使到 2030 年能夠生產(chǎn) 1Tb 存儲器。得益于 1 Tb（1 太比特）集成電路，單個 RAM 可以提供 2 TB 等大容量。如果使用 32 個獨立芯片，4 TB 也可能實現(xiàn)。

大多數(shù)玩家仍然使用 8 GB 或 16 GB 內(nèi)存。坦白說，3D X-DRAM 主要是用于服務(wù)器。當(dāng)使用 32 個 32GB 芯片和當(dāng)前 DDR4 內(nèi)存技術(shù)時，每個 DIMM 可以為服務(wù)器提供高達(dá) 128GB 的容量。DDR5 DIMM 目前最高可達(dá) 64 GB。然而，更高容量的存儲器即將出現(xiàn)。

NEO Semiconductor 受 3D NAND 技術(shù)（用于 SSD）的啟發(fā)，開發(fā)了 3D X-DRAM 技術(shù)。USP 采用了號稱「世界上第一個類 3D NAND DRAM 單元陣列」的解決方案來增加容量。

新的 DRAM 內(nèi)存芯片將采用類似 3D NAND 的 DRAM 單元陣列。該公司聲稱，這一變化「簡化了工藝步驟，提供了高速、高密度、低成本和高效率的解決方案?！?/span>