英特爾展示全球首款基于UCIe連接的Chiplet CPU

英特爾 CEO 帕特·基辛格（Pat Gelsinger）在 Innovation 2023 大會上展示了全球首款基于 UCIe 連接的 Chiplet（小芯片）處理器，該芯片采用 Intel 3 工藝節(jié)點上制造的 Intel UCIe IP 芯片，與在臺積電 N3E 節(jié)點上制造的 Synopsys UCIe IP 芯片配對。兩個 Chiplet 通過英特爾的 EMIB 接口進(jìn)行通信。

通用 Chiplet Interconnect Express（UCIe）接口得到了眾多行業(yè)巨頭的支持，例如英特爾、AMD、Arm、英偉達(dá)、臺積電和三星以及其他 120 家公司。該互連設(shè)計旨在通過開源設(shè)計標(biāo)準(zhǔn)化 Chiplet 之間的芯片間互連，從而降低成本并培育更廣泛的經(jīng)過驗證的 Chiplet 生態(tài)系統(tǒng)。

當(dāng)今的多 Chiplet 封裝使用專有接口和協(xié)議相互通信，這使得廣泛采用第三方 Chiplet 成為一項艱巨的任務(wù)。UCIe 的目標(biāo)是創(chuàng)建一個具有標(biāo)準(zhǔn)化接口的生態(tài)系統(tǒng)，以便有一天芯片制造商能夠簡單地從其他設(shè)計人員那里選擇 Chiplet，并以最少的設(shè)計和驗證工作將它們?nèi)谌氲叫略O(shè)計中。

UCIe 聯(lián)盟于 2022 年成立，已經(jīng)獲得了芯片制造行業(yè)的廣泛支持。聯(lián)盟已經(jīng)相繼推出了 UCIe 1.0、1.1 規(guī)范。該聯(lián)盟制定了非常激進(jìn)的性能和面積目標(biāo)，將目標(biāo)市場分為兩個廣泛的范圍，采用標(biāo)準(zhǔn) 2D 封裝技術(shù)和更先進(jìn)的 2.5D 技術(shù)（EMIB、CoWoS 等）。先進(jìn)的封裝選項可提供更高的帶寬和密度。

英特爾基于 Chiplet 的處理器，如 Sapphire Rapids 和新發(fā)布的 Meteor Lake，目前使用專有接口和協(xié)議進(jìn)行 Chiplet 之間的通信，但英特爾已宣布將在其下一代 Arrow Lake 消費級處理器之后使用 UCIe 接口。AMD 和英偉達(dá)也在致力于自己的計劃，但還沒有展示可用的硅芯片。

作為一家長期領(lǐng)先的半導(dǎo)體企業(yè)，以 CPU 而聞名天下的廠商，英特爾在處理器方面的進(jìn)展尤其值得關(guān)注。在本次大會上，英特爾也的確帶來了全面的展示，英特爾的 PC 芯片從此也開始全面進(jìn)入 AI 時代。

基辛格表示：「人工智能將從根本上改變、重塑和重構(gòu) PC 體驗，通過云和 PC 協(xié)同工作的力量釋放個人生產(chǎn)力和創(chuàng)造力。為此，英特爾正在開創(chuàng)人工智能電腦的新時代?！勾枮?Meteor Lake 的 Intel Core Ultra 處理器，正是英特爾實現(xiàn)上述目標(biāo)的一個重要倚仗。

在英特爾看來，Core Ultra 代表了英特爾客戶端處理器路線圖的一個轉(zhuǎn)折點，因為它是第一個由 Foveros 封裝技術(shù)（英特爾的 3D 封裝技術(shù)）支持的客戶端 Chiplet 設(shè)計，還采用了 EUV 光刻技術(shù)。從設(shè)計上看，芯片內(nèi)部包含了 computing tile、graphics tile 和 SoC tile 和 I/O tile 四個部分。其中，computing tile 是基于 Intel 4 工藝打造，graphics tile 是基于臺積電的 5nm 打造，SoC tile 則采用臺積電的 6nm 打造，這正是 Chiplet 精神的體現(xiàn)。值得一提的是，這個芯片的 Soc tile 上還集成了英特爾首個 NPU。

具體到芯片設(shè)計細(xì)節(jié)上。據(jù)透露，該芯片的 couputing tile 中有一對新的核心，一個名為 Redwood Cove 的 P 核心和一個名為 Crestmont 的新 E 核心。其中，新的 P 核心是英特爾第 12 代核心 (Raptor Lake) 處理器中之前的 Golden Cove 核心的直接繼承者，通過新的 Redwood Cove 核心，英特爾在芯處理器上帶來了不小的 IPC 提升。

至于 E 核心，據(jù)報道，通過矢量神經(jīng)網(wǎng)絡(luò)指令 (VNNI)，該核心保持基于 CPU 的 AI 加速。而與 P-Core 一樣，E-Core 也受益于增強(qiáng)的 Thread Director 反饋，它提供了更好的粒度控制和優(yōu)化。

來到 SoC tiles 上，據(jù)介紹，通過在硅片上實施片上網(wǎng)絡(luò) (NOC)，英特爾擺脫了網(wǎng)狀路由的舊有限制。這不僅僅是為了讓數(shù)據(jù)通道更快，而是旨在實現(xiàn)對內(nèi)存的更智能、更節(jié)能的訪問。在利用 EMIB 和 2D 縮放后，數(shù)據(jù)路徑會短得多，從而減少功耗，但較短的電線也有助于減少總體延遲損失。

如前面所說，在這個 SoC tile 上，還有一個全功能神經(jīng)處理單元 (NPU)，這是英特爾面向客戶端處理器的首個 NPU，得益于這個模塊，英特爾能夠直接將 AI 功能引入到客戶端芯片上，且因為其與 OpenVINO 等標(biāo)準(zhǔn)化程序接口兼容，這就使得在開發(fā)的時候能夠給相關(guān)人員帶來便利。據(jù)介紹，這個 NPU 由兩個神經(jīng)計算引擎組成，它們可以協(xié)作完成單個任務(wù)，也可以獨立運(yùn)行。而這些神經(jīng)計算引擎的則主要包括了兩個組件：推理 pipeline 和 SHAVE DSP。