STEP FPGA驅(qū)動基于74HC595的數(shù)碼管模塊
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硬件說明
在前面之前的入門教程中 數(shù)碼管獨立顯示 章節(jié)已為大家介紹了數(shù)碼管獨立顯示的相關(guān)內(nèi)容，關(guān)于獨立顯示這里就不在贅述。我們的底板上有6位數(shù)碼管，根據(jù)驅(qū)動方法不同，有以下比較：
獨立顯示：控制每個數(shù)碼管至少需要8個I/O口控制，6位數(shù)碼管就需要6*8 = 48根信號線才能分別顯示。獨立顯示實現(xiàn)簡單，但是需要大量的信號線。
掃描顯示：將每位數(shù)碼管的同一段選信號連接在一起，這樣我們就只需要8根段選信號和6根位選信號，共計14根信號。掃描顯示可以有效節(jié)約I/O口資源，實現(xiàn)起來稍顯復(fù)雜。
我們小腳丫底板上使用的6位共陰極數(shù)碼管，分析掃描顯示的原理如下：
當(dāng)某一時刻，F(xiàn)PGA控制8根公共的段選接口輸出數(shù)字1對應(yīng)的數(shù)碼管字庫數(shù)據(jù)8'h06（DP=0、G=0、F=0、E=0、D=0、C=1、B=1、A=0）時，同時控制6位數(shù)碼管只有第1位使能（DIG1=0、DIG2=1、DIG3=1、DIG4=1、DIG5=1、DIG6=1）這樣我們會看到第1位數(shù)碼管顯示數(shù)字1，其余5位數(shù)碼管不顯示，如果不明白可以參考入門教程中實驗四： 數(shù)碼管獨立顯示 章節(jié)
按照掃描的方式，一共分為6個時刻，段選端口分別對應(yīng)輸出6位數(shù)碼管需要顯示的字庫數(shù)據(jù)，位選端口保持每個時刻只有1位數(shù)碼管處于使能狀態(tài)，6個時刻依次循環(huán)，當(dāng)掃描頻率足夠高（例如當(dāng)掃描頻率等于100Hz）時，則在人眼看到的數(shù)碼管顯示就是連續(xù)的，我們看到的就是6個不同的數(shù)字。
上面為大家介紹了數(shù)碼管的獨立顯示和掃描顯示兩種方法，掃描顯示的方式使用了14個I/O口控制，相對于簡單的處理器來講14個I/O口也是非常多了，這里我們又使用了一款常見的驅(qū)動芯片74HC595，下面我們一起了解一下：
74HC595是較為常用的串行轉(zhuǎn)并行的芯片，內(nèi)部集成了一個8位移位寄存器、一個存儲器和8個三態(tài)緩沖輸出。在最簡單的情況下我們只需要控制3根引腳輸入得到8根引腳并行輸出信號，而且可以級聯(lián)使用，我們使用3個I/O口控制兩個級聯(lián)的74HC595芯片，產(chǎn)生16路并行輸出，連接到掃描顯示的6位數(shù)碼管上，可以輕松完成數(shù)碼管驅(qū)動任務(wù)。
不同的IC廠家都可以生產(chǎn)74HC595芯片，功能都是一樣的，然而不同廠家的芯片手冊對于管腳的命名會存在差異，管腳順序相同，大家可以對應(yīng)識別 上圖是本設(shè)計中74HC595芯片的硬件電路連接，參考74HC595數(shù)據(jù)手冊了解其具體用法，下圖中我們了解到OE#（G#）和MR#（SCLR#）信號分別為輸出使能（低電平輸出）和復(fù)位管腳（低電平復(fù)位），OE#（G#）我們接GND讓芯片輸出使能，MR#（SCLR#）我們接VCC讓芯片的移位寄存器永遠不復(fù)位，如此FPGA只需要控制SHCP（SCK）、STCP（RCK）和DS（SER）即可。
Verilog代碼
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// >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<
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// Module:Segment_scan
//
// Author: Step
//
// Description: Display with Segment tube
//
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// Code Revision History :
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// Version: |Mod. Date: |Changes Made:
// V1.0 |2015/11/11 |Initial ver
// --------------------------------------------------------------------
module Segment_scan
(
input clk_in, //系統(tǒng)時鐘
input rst_n_in, //系統(tǒng)復(fù)位，低有效
input [3:0] seg_data_1, //SEG1 數(shù)碼管要顯示的數(shù)據(jù)
input [3:0] seg_data_2, //SEG2 數(shù)碼管要顯示的數(shù)據(jù)
input [3:0] seg_data_3, //SEG3 數(shù)碼管要顯示的數(shù)據(jù)
input [3:0] seg_data_4, //SEG4 數(shù)碼管要顯示的數(shù)據(jù)
input [3:0] seg_data_5, //SEG5 數(shù)碼管要顯示的數(shù)據(jù)
input [3:0] seg_data_6, //SEG6 數(shù)碼管要顯示的數(shù)據(jù)
input [5:0] seg_data_en, //各位數(shù)碼管數(shù)據(jù)顯示使能，[MSB~LSB]=[SEG6~SEG1]
input [5:0] seg_dot_en, //各位數(shù)碼管小數(shù)點顯示使能，[MSB~LSB]=[SEG6~SEG1]
output reg rclk_out, //74HC595的RCK管腳
output reg sclk_out, //74HC595的SCK管腳
output reg sdio_out //74HC595的SER管腳)
;
parameter CLK_DIV_PERIOD = 600; //分頻系數(shù)
localparam IDLE = 3'd0;
localparam MAIN = 3'd1;
localparam WRITE = 3'd2;
localparam LOW = 1'b0;
localparam HIGH = 1'b1; //創(chuàng)建數(shù)碼管的字庫，字庫數(shù)據(jù)依段碼順序有關(guān)//這里字庫數(shù)據(jù)[MSB~LSB]={DP,G,F,E,D,C,B,A}
reg[7:0] seg [15:0]; initial begin
seg[0] = 8'h3f; // 0
seg[1] = 8'h06; // 1
seg[2] = 8'h5b; // 2
seg[3] = 8'h4f; // 3
seg[4] = 8'h66; // 4
seg[5] = 8'h6d; // 5
seg[6] = 8'h7d; // 6
seg[7] = 8'h07; // 7
seg[8] = 8'h7f; // 8
seg[9] = 8'h6f; // 9
seg[10] = 8'h77; // A
seg[11] = 8'h7c; // b
seg[12] = 8'h39; // C
seg[13] = 8'h5e; // d
seg[14] = 8'h79; // E
seg[15] = 8'h71; // Fend //計數(shù)器對系統(tǒng)時鐘信號進行計數(shù)
reg[9:0] cnt=0;
always@(posedge clk_in or negedge rst_n_in) begin
if(!rst_n_in) begin
cnt <= 1'b0;
end else begin
if(cnt>=(CLK_DIV_PERIOD-1)) cnt <= 1'b0;
else cnt <= cnt + 1'b1;
endend //根據(jù)計數(shù)器計數(shù)的周期產(chǎn)生分頻的脈沖信號
reg clk_div;
always@(posedge clk_in or negedge rst_n_in) begin
if(!rst_n_in) begin
clk_div <= 1'b0;
end else begin
if(cnt==(CLK_DIV_PERIOD-1)) clk_div <= 1'b1;
else clk_div <= 1'b0;
endend //使用狀態(tài)機完成數(shù)碼管的掃描和74HC595時序的實現(xiàn)
reg [15:0] data_reg;
reg [2:0] cnt_main;
reg [5:0] cnt_write;
reg [2:0] state = IDLE;
always@(posedge clk_in or negedge rst_n_in) begin
if(!rst_n_in) begin //復(fù)位狀態(tài)下，各寄存器置初值
state <= IDLE;
cnt_main <= 3'd0;
cnt_write <= 6'd0;
sdio_out <= 1'b0;
sclk_out <= LOW;
rclk_out <= LOW;
end else begin
case(state)
IDLE:begin //IDLE作為第一個狀態(tài)，相當(dāng)于軟復(fù)位
state <= MAIN;
cnt_main <= 3'd0;
cnt_write <= 6'd0;
sdio_out <= 1'b0;
sclk_out <= LOW;
rclk_out <= LOW;
end
MAIN:begin
if(cnt_main >= 3'd5) cnt_main <= 1'b0;
else cnt_main <= cnt_main + 1'b1;
case(cnt_main)
//對6位數(shù)碼管逐位掃描
3'd0: begin
state <= WRITE;
//在配置完發(fā)給74HC595的數(shù)據(jù)同時跳轉(zhuǎn)至WRITE狀態(tài)，完成串行時序
data_reg <= {seg[seg_data_1]|(seg_dot_en[0]?8'h80:8'h00),seg_data_en[0]?8'hfe:8'hff};
//data_reg[15:8]為段選，data_reg[7:0]為位選
//seg[seg_data_1] 是根據(jù)端口的輸入獲取相應(yīng)字庫數(shù)據(jù)
//seg_dot_en[0]?8'h80:8'h00 是根據(jù)小數(shù)點顯示使能信號 控制SEG1數(shù)碼管的小數(shù)點DP段的電平
//seg_data_en[0]?8'hfe:8'hff 是根據(jù)數(shù)據(jù)顯示使能信號 控制SEG1數(shù)碼管的位選引腳的電平
end
3'd1: begin
state <= WRITE;
data_reg <= {seg[seg_data_2]|(seg_dot_en[1]?8'h80:8'h00),seg_data_en[1]?8'hfd:8'hff};
end
3'd2: begin
state <= WRITE;
data_reg <= {seg[seg_data_3]|(seg_dot_en[2]?8'h80:8'h00),seg_data_en[2]?8'hfb:8'hff};
end
3'd3: begin
state <= WRITE;
data_reg <= {seg[seg_data_4]|(seg_dot_en[3]?8'h80:8'h00),seg_data_en[3]?8'hf7:8'hff};
end
3'd4: begin
state <= WRITE;
data_reg <= {seg[seg_data_5]|(seg_dot_en[4]?8'h80:8'h00),seg_data_en[4]?8'hef:8'hff};
end
3'd5: begin
state <= WRITE;
data_reg <= {seg[seg_data_6]|(seg_dot_en[5]?8'h80:8'h00),seg_data_en[5]?8'hdf:8'hff};
end
default: state <= IDLE;
endcase
end
WRITE:begin
if(clk_div) begin //74HC595的串行時鐘有速度要求，需要按照分頻后的節(jié)拍
if(cnt_write >= 6'd33) cnt_write <= 1'b0;
else cnt_write <= cnt_write + 1'b1;
case(cnt_write)
//74HC595是串行轉(zhuǎn)并行的芯片，3路輸入可產(chǎn)生8路輸出，而且可以級聯(lián)使用
//74HC595的時序?qū)崿F(xiàn)，參考74HC595的芯片手冊
6'd0: begin sclk_out <= LOW;
sdio_out <= data_reg[15];
end //SCK下降沿時SER更新數(shù)據(jù)
6'd1: begin sclk_out <= HIGH;
end //SCK上升沿時SER數(shù)據(jù)穩(wěn)定
6'd2: begin sclk_out <= LOW;
sdio_out <= data_reg[14];
end
6'd3: begin sclk_out <= HIGH;
end
6'd4: begin sclk_out <= LOW;
sdio_out <= data_reg[13];
end
6'd5: begin sclk_out <= HIGH;
end
6'd6: begin sclk_out <= LOW;
sdio_out <= data_reg[12];
end
6'd7: begin sclk_out <= HIGH;
end
6'd8: begin sclk_out <= LOW;
sdio_out <= data_reg[11];
end
6'd9: begin sclk_out <= HIGH;
end
6'd10: begin sclk_out <= LOW;
sdio_out <= data_reg[10];
end
6'd11: begin sclk_out <= HIGH;
end
6'd12: begin sclk_out <= LOW;
sdio_out <= data_reg[9];
end
6'd13: begin sclk_out <= HIGH;
end
6'd14: begin sclk_out <= LOW;
sdio_out <= data_reg[8];
end
6'd15: begin sclk_out <= HIGH;
end
6'd16: begin sclk_out <= LOW;
sdio_out <= data_reg[7];
end
6'd17: begin sclk_out <= HIGH;
end
6'd18: begin sclk_out <= LOW;
sdio_out <= data_reg[6];
end
6'd19: begin sclk_out <= HIGH;
end
6'd20: begin sclk_out <= LOW;
sdio_out <= data_reg[5];
end
6'd21: begin sclk_out <= HIGH;
end
6'd22: begin sclk_out <= LOW;
sdio_out <= data_reg[4];
end
6'd23: begin sclk_out <= HIGH;
end
6'd24: begin sclk_out <= LOW;
sdio_out <= data_reg[3];
end
6'd25: begin sclk_out <= HIGH;
end
6'd26: begin sclk_out <= LOW;
sdio_out <= data_reg[2];
end
6'd27: begin sclk_out <= HIGH;
end
6'd28: begin sclk_out <= LOW;
sdio_out <= data_reg[1];
end
6'd29: begin sclk_out <= HIGH;
end
6'd30: begin sclk_out <= LOW;
sdio_out <= data_reg[0];
end
6'd31: begin sclk_out <= HIGH;
end
6'd32: begin rclk_out <= HIGH;
end //當(dāng)16位數(shù)據(jù)傳送完成后RCK拉高，輸出生效
6'd33: begin rclk_out <= LOW; s
tate <= MAIN;
end
default: state <= IDLE;
endcase
end else begin
sclk_out <= sclk_out;
sdio_out <= sdio_out;
rclk_out <= rclk_out;
cnt_write <= cnt_write;
state <= state;
end
end
default: state <= IDLE;
endcase
end
end
endmodule
小結(jié)
本節(jié)主要為大家講解了數(shù)碼管顯示的相關(guān)原理及軟件設(shè)計，需要大家掌握的同時自己創(chuàng)建工程，通過整個設(shè)計流程，生成FPGA配置文件加載測試。
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