導(dǎo)航計(jì)算機(jī)系統(tǒng)中CPLD配置軟件串口更新研究
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3 CPLD的JTAG接口編程的軟件設(shè)計(jì)
在硬件設(shè)計(jì)的基礎(chǔ)上，為實(shí)現(xiàn)通過DSP的GPIO口模擬JTAG信號(hào)時(shí)序邏輯來對(duì)CPLD進(jìn)行軟件更新，需嚴(yán)格按照J(rèn)TAG標(biāo)準(zhǔn)中的端口信號(hào)時(shí)序要求。對(duì)于本文所用的CPLD器件，其JTAG端口信號(hào)時(shí)序關(guān)系如圖4所示。本文引用地址：http://www.ex-cimer.com/article/202351.htm
由圖4可見，對(duì)于JTAG口時(shí)序邏輯需考慮如下3項(xiàng)內(nèi)容：
(1)JTAG接口要求一個(gè)最小時(shí)鐘周期TCKMIN。
(2)JTAG接口在TCK的上升沿采樣TMS和TDI信號(hào)。因此在TCK上升沿之前，TMS和TDI要具有最小分別為TMSS和TDIS的建立時(shí)間，同時(shí)在TCK下降沿之后要保持最小分別為TMSH和TDIH長的時(shí)間。
(3)在TCK的下降沿，JTAT接口輸出新的TDO值，并保持至少TDOV長的時(shí)間。
本文所用CPLD的JTAG端口時(shí)序參數(shù)要求如表1所示。
在本文設(shè)計(jì)的導(dǎo)航計(jì)算機(jī)系統(tǒng)中，DSP的工作主頻為200 MHz，利用TI公司提供的庫函數(shù)，由該DSP的GPIO口模擬的時(shí)鐘頻率最大不超過3 MHz，可以滿足表中TCKMIN參數(shù)對(duì)應(yīng)的最大10 MHz的要求。對(duì)于建立和保持時(shí)間等參數(shù)要求，可通過軟件延時(shí)或定時(shí)器實(shí)現(xiàn)。由于在本系統(tǒng)的應(yīng)用中，DSP在上電期間專注于CPLD的軟件更新，所以本文將采用軟件延時(shí)來實(shí)現(xiàn)這些參數(shù)要求，設(shè)計(jì)的JTAG口信號(hào)電平驅(qū)動(dòng)函數(shù)模塊代碼如下：
利用上述代碼，模擬實(shí)現(xiàn)的JTAG時(shí)鐘信號(hào)頻率為367．6 kHz。
評(píng)論