Verilog HDL簡介&基礎知識1

• 四值邏輯

首先我們先來講一下 Verilog 的四值邏輯系統。

在Verilog 的邏輯系統中有四種值，也即四種狀態。

邏輯 0：表示低電平，也就對應我們電路 GND；

邏輯 1：表示高電平，也就是對應我們電路的 VCC；

邏輯 X：表示未知，有可能是高電平，也有可能是低電平，仿真發生了不能解決的邏輯沖突；

邏輯 Z：表示高阻態，外部沒有激勵信號是一個懸空狀態。

• 常數

• 整數

整數常數的定義規則如下。


1. 整數可以用十進制（decimal）、十六進制（hexadecimal）、八進制（octal）、二進制（binary）形式表示，表現形式為：
   <null|+|→<size><sign:s|S><base: d|D|h|H|o|O|b|B><0~9|0~f|0~7|0~1|x|z>,其中size、sign和base是可選的。
2. 最簡單的整數是沒有size、sign和base的十進制數，只用0~9，可選+或-，表示的是符號數（signed integer）。
3. sign必須和base一起使用。當base前面有sign標志時，表示的是符號數（signed integer）；當base前面沒有sign標志時，表示的是無符號數（unsigned integer）。
4. 負數以2的補碼形式表示。
5. x表示不可知值（unknown），z表示高阻值（Hiz），在十進制數中不能使用x和z。其中z可以用？代替，在使用casex和casez時，為了便于理解常用？代替z。
   當z作為邏輯門的輸入或在表達式中出現時，通常把z當做x處理，但是當z出現在MOS的原語（primitive）中，還是當做z，因為MOS可以傳送高阻（HiZ）。
6. 如果無符號數的位數小于size，那么就在左端擴展：如果最左邊的位是0或1，左端就補0擴展；如果最左邊的位是x，左端就補x擴展；如果最左邊的位是z，左端就補z擴展。
7. 如果無符號數的位數大于size，那么就在左端截去多余的位。
8. 在Verilog-2001中，對于沒有size限定的數，那么就在左端按照表達式的size根據最左邊的位進行擴展（0、x或z），擴展多少位都沒有問題。但是在Verilog-1995中，如果最左邊位是x或z，那么x或z最多只能擴展到32位，超出的位按0擴展。
9. 對于<sign>、<base>、a~f、x和z，大寫和小寫都可以使用（case insensitive）。
10. 為了閱讀方便，可以在數字之間加（下劃線）分割數字。 -注意：當把帶有size 的負常數（sized signed constant numbers）賦給一個reg類型的變量時，不管這個變量是否是signed，對這個負常數做符號擴展（sign-extend）。
    <code verilog>
    例子： 1. Unsized constant numbers 659 is a decimal number 'h 837FF is a hexadecimal number 'o7460 is an octal number 4af is illegal (hexadecimal format requires 'h)
    2. Sized constant numbers 4'b1001 is a 4-bit binary number 5 'D 3 is a 5-bit decimal number 3'b01x is a 3-bit number with the least significant bit unknown 12'hx is a 12-bit unknown number 16'hz is a 16-bit hign-impedance number
    3. Using sign with constant numbers 8 'd -6 this is illegal syntax -8 'd 6 this defines the two's complement of 6, held in 8 bits-equivalent to -(8'd 6) 4 'shf this denotes the 4-bit number '1111', to be interpreted as a 2's complement number, or '-1'. This is equivalent to -4'h 1 -4 'sd15 this is equivalent to -(-4'd 1), or '0001' 16'sd? the same as 16'sbz
    4. Automatic left padding reg [11:0] a, b, c, d; initial begin a = 'h x; yields xxx b = 'h 3x; yields 03x c = 'h z3; yields zz3 c = 'h 0z3; yields 0z3 end
    reg [84:0] e, f, g; e = 'h5; yields {82{1'b0},3'b101} f = 'hx; yields {85{1'bx}} g = 'hz; yields {85{1'bz}}
    5. Use 27195000 16'b0011010100011111 32 'h 12ab_f001
    6. sign-extend reg signed [15:0] h; reg [15:0] m; h = -12'h123; 16'FEDD h = 12'shEDD; 16'FEDD m = -12'h123; 16'FEDD m = 12'shEDD; 16'FEDD
    我們要避免如下書寫錯誤： case (sel[1:0]) 00: y = a; 01: y = a; 10: y = a; not execute 11: y = a; not execute endcase
    </code>

• 實數

實數常數定義符合IEEE Std 754-1985標準，采用雙精度浮點數（double-precision floating-point numbers）。實數有兩種方式：十進制法和科學計數法。


例如：
1.2，        0.1，      2394.26331
1.2.E12，    1.30e-2，     0.1e-0，    23E10,    29E-2
236.123_763_e-12          //underscores are ignored

當把實數賦給一個整數變量時，按四舍五入轉換后賦值。
例如，35.7和35.5都轉換成36，而35.2則轉換成35。
例如，-1.5轉換成-2，而1.5則轉換成2.

• 字符串

字符串的定義規則如下。


1. 字符串是包含在兩個“（雙引號）之間的字符。

2. 字符串在表達式中或在賦值時，被當做一個由8-bit ASCII碼序列組成的無符號數。

3. 字符串中可以使用如下的特殊字符：n、t、、”和ddd,ddd用于表示八進制數。

4. 使用reg變量操作字符串時，每8-bit存一個字符。

5. 因為字符串被當做無符號數，所以在用整數的補齊和截去規則，就是如果字符串的位長小于變量的位長，那么字符串做右對齊存放到變量的右側，變量的左側補0；如果字符串的位長大于變量的位長，那么字符串做右對齊存放到變量的右側，多余的位截去。

• 標識符

標識符就是模塊、端口、任務、函數、變量、線網、參數、實例等的名字。定義標識符要花一些心思，要含義清晰、簡潔明了。

• 數據類型

• 線網

線網（net）用于表示結構體（如邏輯門）之間的連接。除了trireg之外，所有其他的線網類型都不能保存值，線網的值時由driver決定的，例如由連續賦值驅動或由邏輯門驅動。如果driver沒有驅動線網，那么線網的值是z，但是tri0、tri1、trireg除外，tri0將是0，tri1將是1，而trireg將保持之前driver驅動的值。


線網有以下這些類型：wire、wand、wor、tri、triand、trior、tri0、tri1、trireg、uwire、supply0、supply1。

1.1 wire和tri

wire和tri是一樣的，具有同樣的語法和功能，提供兩個名字是用于不同方面的建模：wire用于邏輯門的驅動或連續賦值的驅動，而tri用于多driver驅動。


當多個具有相同驅動強度的driver驅動同一個wire或tri線網出現邏輯沖突時，線網的值是x（unknown）。

1.2 wor、wand、trior、triand

線邏輯（model wired logic）類型的線網有wor、wand、trior和triand，它們用于解決多個driver驅動同一個線網時出現的邏輯沖突。wor和trior實現線或（or）邏輯，wand和triand實現線與（and）邏輯。


wor和trior是一樣的，wand和triand是一樣的，都是為了不同方面的建模。

1.3 tr0、tr1

tri0用于表示帶有下拉電阻（pulldown）的線網。當沒有driver驅動tri0線網時，它的值是0，強度是pull。


tri1用于表示帶有上拉電阻（pullup）的線網。當沒有driver驅動tri1線網時，它的值是1，強度是pull。

1.4 uwire

Verilog-2005增加了uwire，只能被一個driver驅動，如果被多個driver驅動，那么編譯時就會出錯。但是不知為什么VCS現在還不支持uwire。

1.5 supply0、supply1

supply0和supply1用于模型電源，就是只能提供0和1值的線網，通常只在Vendor提供的標準單元庫中使用，平時不用。

1.6 驅動強度

線網驅動強度（drive strength）包括：


1. 用于表示0的強度：highz0、supply0、strong0、pull0、weak0。

2. 用于表示1的強度：highz1、supply1、strong1、pull1、weak1。

1.7 默認 net

在Verilog-1995中，由連續賦值驅動而且不是端口的1-bit線網必須聲明，用于端口連接的1-bit線網可以不必聲明。但是在Verilog-2001中，就去掉了這個限制。

• 變量

變量是數據存儲單元的抽象。變量具有如下特性。


1. 變量將保持每次賦給它的值，直到下一次賦值給它。當過程塊被觸發時，過程塊中的賦值就會改變變量的值。
2. reg、time和integer的初始化值是x，real和realtime的初始化值是0.0。如果使用變量聲明賦值（variable declaration assignment，例如reg abc = 1'b0;）,那么就相當于在initial塊中使用阻塞賦值。
3. 對reg的賦值是過程賦值，因為reg能夠保持每次賦的值，所以它能用于模型硬件寄存器（例如，邊沿敏感的觸發器或電平敏感的鎖存器）。但是reg不只用于模型硬件寄存器，它也用于模型組合邏輯。
4. 除了用于模型硬件，變量也有其他的用途。雖然reg很通用，但是integer和time可以提供更大的方便性和可讀性。time變量常和$time函數一起使用。
注意：可以把負值賦給線網和變量，只有integer、real、realtime、reg signed和net signed才能保持符號標志，而time、reg unsigned和net unsigned則把賦給它們的數值都當做無符號數處理。
注意：interger等價于reg signed[31:0],time等價于reg unsigned[63:0]。
注意：real和realtime是等價的，都是64-bit雙精度浮點數，只不過realtime變量常和$realtime函數一起使用。
注意：不能對real和realtime使用位索引（bit-select）和部分索引（part-select）。

  例子：  integer i = 32'h1234_5678;
  time    t = 64'habcd_efab_1234_5678;
  $display ("%x, %x", i[15:0], t[63:60]);

• 向量

標量（scalar）是沒有范圍聲明的1-bit的線網（net）或reg。

向量（vector）是帶有范圍聲明的multi-bit的線網（net）或reg。

  例子：  wand w；                              // a scalar net of type "wand"
  wire w1, w2;                          // declares two wires
  tri [15:0] busa;                      // a three-state 16-bit bus
  reg a;                                // a scalar reg
  reg [3:0] v;                          // a 4-bit vector reg made up of v[3],
                                        // v[2], v[1], and v[0]
  reg signed [3:0] signed_reg;          // a 4-bit vector in range -8 to 7
  reg [4:-1] b;                         // a 6-bit vector reg
  reg [4:0] x, y, z;                    // declares three 5-bit regs