3D DRAM進入量產倒計時

在 AI 服務器中，內存帶寬問題越來越凸出，已經明顯阻礙了系統(tǒng)計算效率的提升。眼下，HBM 內存很火，它相對于傳統(tǒng) DRAM，數據傳輸速度有了明顯提升，但是，隨著 AI 應用需求的發(fā)展，HBM 的帶寬也有限制，而理論上的存算一體可以徹底解決「存儲墻」問題，但該技術產品的成熟和量產還遙遙無期。在這樣的情況下，3D DRAM 成為了一個 HBM 之后的不錯選擇。

目前，各大內存芯片廠商，以及全球知名半導體科研機構都在進行 3D DRAM 的研發(fā)工作，并且取得了不錯的進展，距離成熟產品量產不遠了。

據首爾半導體行業(yè)消息人士透露，3 月，三星電子在加利福尼亞州圣何塞舉行的全球芯片制造商峰會 Memcon 2024 上公布了其 3D DRAM 開發(fā)路線圖。

4 月初，從三星電子傳來消息，該公司計劃在 2025 年推出基于其垂直通道晶體管技術的早期版本的 3D DRAM，該技術在構成單元的晶體管中垂直設置一個通道，并用一個柵極包裹住它作為開關。該公司還計劃在 2030 年推出更新版本的堆疊式 DRAM，該 DRAM 可以堆疊包括電容器在內的所有單元。

3D DRAM 的優(yōu)勢何在？

AI 應用對內存性能（速度和存儲密度等）的要求不斷提升。然而，在大幅度增長的數據量，以及處理器快速提升的算力面前，傳統(tǒng)的平面架構（2D）DRAM 在存儲密度和速度方面越來越吃力，與此同時，目前的 DRAM 制程工藝已經接近極限（最先進的 DRAM 制程約為 12nm），進一步提升越來越難，這是由 DRAM 的結構導致的，它的基本存儲單元是基于一個晶體管和一個電容器，目前的 DRAM 制程工藝擴展是在一個平面上進行的，工藝提升主要面臨兩個挑戰(zhàn)：一、電容器的縮放；二、電容到數字線的電荷共享，要考慮用多少時間將電荷轉移到數字線上、數字線有多長。存儲電容的深寬比會隨著制程工藝微縮而呈倍數增加，這就是平面 DRAM 工藝微縮越來越難的原因。

也就是說，傳統(tǒng) DRAM 架構是平面型的，而在一個平面內加入更多存儲單元越來越困難。因此，類似于 3D NAND，人們開始考慮將立體的 3D 架構帶入 DRAM。3D DRAM 將存儲單元堆疊在邏輯單元上方，以實現在單位面積上產出更多存儲容量，3D DRAM 可以有效解決平面 DRAM 存儲電容高深寬比這一難題。此外，使用 3D 堆疊技術還能重復使用存儲電容，從而降低 DRAM 的單位成本。

由于 3D DRAM 中的晶體管堆疊為多層結構，這種結構可以擴大晶體管之間的間隙，從而減少電流泄漏。

總之，3D DRAM 芯片是垂直堆疊存儲單元，而不是像傳統(tǒng) DRAM 那樣水平放置所有單元，它將單位面積的容量增加了 3 倍（3D DRAM 的基本容量為 100GB，而當前 DRAM 的最大容量為 36GB）。

就發(fā)展路線來看，據 semiengineering 報道，3D DRAM 有兩條路，其中，最直接的方法是保留當前的 DRAM 技術，并將多個芯片堆疊在彼此之上。這是用于 HBM 的高級封裝方法，常見的 HBM 芯片為 4 和 8 高，預計很快會達到 16 高。與傳統(tǒng) DRAM 相比，這是一種更昂貴的方案，因為在封裝中堆疊 die 需要更先進的工藝，但對于需要大量高帶寬內存的應用（如 AI）來說，這是值得的。

另外一條路，也是多數廠商追求的最終目標，那就是單片堆疊。這種方案只需少量額外步驟，但是，這些步驟會導致很多困難。為了實現這個目標，有分析人士認為 3D DRAM 可以效仿 3D NAND Flash，將存儲單元翻轉。因為 DRAM 單元具有較小的 2D 區(qū)域，但具有較大的垂直方向電容器，使其很高且難以分層堆疊。而且，隨著 2D 尺寸越來越小，電容器越來越薄，它必須加長以保持足夠的電荷。

這就延申出了另外一個問題，那就是電容器問題。

在傳統(tǒng) DRAM 的制造過程中，幾乎都是采用電路和存儲器堆疊在同一平面的方法來生產的，芯片制造商通過減小單元尺寸或間距來提高 DRAM 的性能。然而，他們達到了在有限空間內增加存儲單元數量的物理極限，這里有一個問題，如果電容器變得越來越薄，整個器件可能會崩潰。如果無法解決電容器問題，DRAM 的存儲密度和數據傳輸帶寬就難以實現跨越式提升。因此，業(yè)界提出了無電容 DRAM 方案，再加上 3D 堆疊技術，有望實現 3D DRAM 的突破。

所謂無電容 DRAM，就是在其存儲單元中，僅用一個晶體管來存儲信息，且使用具有不對稱雙柵極結構的多晶金屬氧化物硅半導體 FET，通過 floating body 效應來存儲電荷（不需要外部電容器）。

目前，全球多家知名半導體科研機構都在進行無電容 3D DRAM 的研究工作，具體技術包括 Dynamic Flash Memory、VLT、Z-RAM 和 IGZO-FET 等。不過，從目前的發(fā)展情況來看，包括存儲芯片三巨頭（三星電子、SK 海力士和美光）在內的廠商還沒有披露更多關于無電容 3D DRAM 的細節(jié)。

各大廠商的研發(fā)進展

傳統(tǒng) DRAM 需要復雜的讀寫數據操作流程，而 3D DRAM 可以通過垂直堆疊的存儲單元直接存取和寫入數據，顯著提高了存取速度。3D DRAM 的優(yōu)勢不僅包括高容量和快速數據訪問，還具有低功耗和高可靠性特點，可以滿足各種應用需求。

有機構預測，到 2030 年，全球 3D DRAM 市場規(guī)模有望增長到 1000 億美元。

正是看到了這樣的發(fā)展前景，以存儲芯片三巨頭為代表的廠商都在發(fā)力，進行相關技術和產品的研發(fā)。

如前文所述，三星電子計劃在 2025 年推出 3D DRAM 的量產產品。在三巨頭中，三星是對該技術最為關注的，投入也最大，3D DRAM 可以幫助三星在未來的 AI 芯片市場占據優(yōu)勢地位。而就目前來看，在 AI 內存市場，特別是 HBM 產品，SK 海力士占據著主導地位，占有全球 90% 的 HBM 市場份額。三星要想趕超 SK 海力士，在 HBM 階段恐怕是難以實現了，只能寄希望于 3D DRAM 或其它更先進的技術方案。

盡管存儲三巨頭都在研究這項技術，但 SK 海力士和美光科技尚未公布任何 3D DRAM 發(fā)展路線圖。

下面分別看一下這三大存儲芯片廠商在 3D DRAM 方面的研發(fā)和進展情況。

三星電子想主導 3D DRAM 市場，一直在開發(fā)新技術。

自 2019 年以來，三星電子一直在進行 3D DRAM 的研究，并于同年 10 月宣布了業(yè)界首個 12 層 3D-TSV（Through-Silicon Via）技術。

2021 年，三星電子正式對外宣布其 3D DRAM 開發(fā)項目，當時，恰逢該公司在其 DS 部門內設立下一代工藝開發(fā)團隊，作為一項關鍵技術，3D DRAM 包含其中，三星半導體業(yè)務公司總裁兼首席技術官宋齋赫（Song Jaihyuk）領導該團隊。

在 2022 年的 SAFE 論壇上，三星表示，準備通過邏輯堆疊芯片 SAINT-D 解決 DRAM 堆疊問題，該設計旨在將 8 個 HBM3 芯片集成在一起。

據消息人士稱，2023 年 5 月，三星電子在其半導體研究中心內組建了一個開發(fā)團隊，大規(guī)模生產 4F2 結構 DRAM。由于 DRAM 單元尺寸已達到極限，三星想將 4F2 應用于 10nm 級工藝或更先進制程的 DRAM。如果三星的 4F2 DRAM 存儲單元結構研究成功，在不改變制程的情況下，裸片面積可比現有 6F2 DRAM 存儲單元減少約 30%。

2023 年 10 月，在「內存技術日」活動上，三星電子宣布計劃在下一代 10nm 級制程 DRAM 中引入新的 3D 結構，而不是傳統(tǒng)的 2D 結構。

2023 年，在日本舉行的「VLSI 研討會」上，三星電子發(fā)表了一篇包含 3D DRAM 研究成果的論文，并展示了 3D DRAM 芯片內部結構的圖像。

據報道，三星電子在美國硅谷開設了一個新的研發(fā)實驗室，主要進行 3D DRAM 研發(fā)。據悉，該實驗室隸屬于硅谷的 Device Solutions America (DSA) 部門，負責監(jiān)督三星電子在美國的半導體生產，并專注于新一代 DRAM 產品的開發(fā)。

除了要在 2025 年量產，三星電子還要在 2027~2028 年將相關制程節(jié)點縮小到 8nm~9nm，目前，最先進的 DRAM 制程約為 12nm。

下面看一下 SK 海力士和美光。

雖然沒有明確的發(fā)展路線圖，但 SK 海力士在一些行業(yè)會議上介紹過該公司對 3D DRAM 的理解。據 BusinessKorea 報道，負責 SK 海力士未來技術研究所的副總裁 Cha Seon-yong 表示，2024 年，SK 海力士將會披露 3D DRAM 電氣特性的相關細節(jié)，到時候，該公司將會明確 3D DRAM 的發(fā)展方向。

據外媒報道，SK 海力士正在為將來的 DRAM 開發(fā) IGZO 通道材料，它可以改善 DRAM 的刷新特性。據悉，IGZO 薄膜晶體管憑借其適中的載流子遷移率、極低的漏電流以及基板尺寸的可擴展性，在顯示面板行業(yè)長期得到應用。它可以成為未來 DRAM 可堆疊通道材料的候選方案。

美光在 2019 年就開始了 3D DRAM 的研究工作。據 TechInsights 統(tǒng)計，到 2022 年 8 月，美光獲得了 30 多項 3D DRAM 專利，三星電子持有的專利數為 15 項，SK 海力士持有約 10 項專利，可以看出，美光的 3D DRAM 相關專利數量是這兩家韓國存儲芯片巨頭的 2-3 倍。

除了大廠，有些創(chuàng)業(yè)公司也在進行 3D DRAM 開發(fā)。

例如，美國公司 NEO Semiconductor 推出了一種名為 3D X-DRAM 的技術，旨在克服 DRAM 的容量限制。3D X-DRAM 的單元陣列結構類似于 3D NAND Flash，采用了 FBC 技術，它可以通過添加層掩模形成垂直結構，從而實現高良率、低成本和顯著的密度提升。

據 NEO 介紹，3D X-DRAM 技術可以跨 230 層實現 128Gb 的密度，是當前 DRAM 密度的 8 倍。NEO 提出了每 10 年容量增加 8 倍的目標，計劃在 2030~2035 年實現 1Tb 的容量，比目前 DRAM 的容量增加 64 倍。

由于內存與處理器聯系非常緊密，因此，3D DRAM 技術的研究工作并未局限于存儲芯片廠商，CPU 等處理器大廠也很關注。

由于在 Chiplet（小芯片）技術的商業(yè)化上取得了成功，AMD 想在 HPC 用處理器（CPU 和 GPU）方面更進一步，一種設想是在不久的將來在計算 Chiplet 上堆疊 DRAM。在 ISSCC 2023 峰會上，AMD 在其演示文稿中詳細介紹了如何提高數據中心能效，其中，對用于服務器處理器和 HPC 加速器的多層堆疊 DRAM 的介紹十分引人注目，該公司預測這將是未來 HPC 用內存的一個發(fā)展方向。

近些年，華為在 CPU、AI 等 HPC 上投下重注，要想在這方面進入產業(yè)前沿，同樣躲不開內存技術的改進問題。在 VLSI Symposium 2022 上，華為發(fā)表了一篇關于 3D DRAM 的論文，詳細介紹了該公司采用的垂直 CAA 型 IGZO FET 技術，該研究項目可以推動 IGZO 晶體管在高密度 DRAM 領域的應用。

除了企業(yè)（特別是大型存儲芯片和處理器廠商），全球多家知名半導體科研機構，包括中國知名的科研院所，也都在進行 3D DRAM 的研究工作，就不在此一一贅述了。

結語

目前，AI 正在各行各業(yè)滲透，大到數據中心和云計算服務器，小到手機。在可預見的未來，沒有 AI 能力的設備將很難在市場上競爭。而 AI 對處理器和內存提出的要求越來越高，眼下，在手機等小型計算系統(tǒng)中，傳統(tǒng) LPDDR 還可以滿足應用需求，將來則很有可能被淘汰；而在大型計算系統(tǒng)當中，HBM 冉冉升起，但用不了多少年，其存儲密度和數據傳輸帶寬也將難以保障應用升級。此時，3D DRAM 是一個更好的方案。

從長遠來看，汽車行業(yè)也有望使用 3D DRAM，因為智能化的電動汽車和自動駕駛技術需要能夠實時處理從道路上收集的大量數據，此時，如果只有處理器性能提升，而 DRAM 不能滿足要求，不會有好的效果和駕駛、乘坐體驗，必須保證 DRAM 不存在存儲密度和帶寬短板，才能充分發(fā)揮汽車智能化和自動駕駛系統(tǒng)的性能。

因此，在多個應用市場不斷發(fā)展的情況下，3D DRAM 擁有廣闊的增長空間。