Qorvo E1B SiC模塊：成就高效功率轉(zhuǎn)換系統(tǒng)的秘密武器

在功率轉(zhuǎn)換中，效率和功率密度至關(guān)重要。每一個造成能量損失的因素都會產(chǎn)生熱量，并需要通過昂貴且耗能的冷卻系統(tǒng)來去除。軟開關(guān)技術(shù)與碳化硅（SiC）技術(shù)的結(jié)合為提升開關(guān)頻率提供了可能；從而能夠縮減暫存能量和用于平滑開關(guān)模式轉(zhuǎn)換器輸出無源元件的尺寸及數(shù)量，還為轉(zhuǎn)換器構(gòu)建了減少發(fā)熱量并由此使用更小散熱片的基礎(chǔ)。

對于傳統(tǒng)的硅基功率晶體管而言，一些效率和頻率上的改進得益于功率轉(zhuǎn)換器設(shè)計中從簡單硬開關(guān)向軟開關(guān)架構(gòu)的轉(zhuǎn)變。這種工藝技術(shù)的變革之所以重要，是由于盡管硅技術(shù)在提高開關(guān)頻率和改善效率方面取得了長足進步，但SiC使得軟開關(guān)技術(shù)得以更為有效地應(yīng)用。

硬開關(guān)和軟開關(guān)之間的主要區(qū)別在于，軟開關(guān)減少或消除了功率晶體管在開通和關(guān)斷階段默認電壓及電流條件下的損耗。圖1展示了一個零電壓開通（ZVS）技術(shù)的典型示例；其用于消除開通時的開關(guān)損耗。在電源開關(guān)中，其余的主要損耗包括傳導(dǎo)損耗和關(guān)斷時的開關(guān)損耗。隨著開關(guān)頻率的增加，電壓和電流的同步擺動會導(dǎo)致顯著的損耗。從概念上講，軟開關(guān)通過調(diào)整電壓和電流擺動的時序來減少或消除損耗；但“軟開關(guān)”這一術(shù)語實際涵蓋了設(shè)計師用來限制損耗的多種技術(shù)。

圖1，ZVS軟開關(guān)波形及不同開關(guān)階段半橋電路的主要能量損耗來源

零電壓開通（ZVS）是開通階段最廣泛使用的軟開關(guān)形式；它遵循一個簡單的核心原理：在電流能自由通過晶體管溝道之前，減少漏極和源極間的電壓。在開通之前，輸出電容也被充電到與漏-源電壓相同的水平；輸出電容是漏-源電容和柵-漏電容之和。為利用ZVS帶來的優(yōu)勢，需要將這些存儲的電荷清除至負載中，以避免在開通時漏-源電壓下降和漏-源電流上升同時發(fā)生而導(dǎo)致的損耗。理想情況下，當晶體管溝道兩端的電壓較低（已接近零）時，電流開始上升。

盡管ZVS的廣泛應(yīng)用解決了開關(guān)轉(zhuǎn)換器中最重要的損耗源頭問題，但如果設(shè)計師要充分利用更高頻率的工作優(yōu)勢，還需要密切關(guān)注其它損耗源。一些應(yīng)用正暴露出傳統(tǒng)設(shè)計中一些效率低下的問題。諸如大型語言模型等領(lǐng)先AI應(yīng)用對加速器的要求越來越高，導(dǎo)致這些加速器的工作溫度接近IC封裝的承熱極限；PCB上的每個器件都要消耗數(shù)百瓦的功率。其結(jié)果是，向承載多核微處理器、圖形處理單元和專用AI加速器的高密度機架所提供的電量急劇增加。

功率需求已達到一個臨界點；其中功率轉(zhuǎn)換器需要為機架式系統(tǒng)提供高達8kW的電力。在此過程中，它們將從數(shù)百伏的交流或直流饋電中取電，并以高電流水平將其轉(zhuǎn)換為48V電壓，以便分配給各個處理器群。這要求功率轉(zhuǎn)換器兼具高效率和高密度，并需要承受600V或更高電壓浪涌的故障。由于ZVS軟開關(guān)將開通開關(guān)損耗降至接近0，因此在ZVS軟開關(guān)應(yīng)用中，功率半導(dǎo)體的主要損耗變?yōu)閭鲗?dǎo)損耗。這使得導(dǎo)致下一個關(guān)鍵效率損失的原因成為關(guān)注點：即電流通過時晶體管溝道中電阻所引起的傳導(dǎo)損耗。

理想情況下，功率轉(zhuǎn)換器中的導(dǎo)通電阻應(yīng)盡可能低。工藝上的改進已幫助硅超結(jié)器件滿足了這些需求；但設(shè)計師如今可以利用碳化硅（SiC）等寬帶隙技術(shù)，在400V至800V母線電壓的應(yīng)用中充分利用更低電阻所帶來的優(yōu)勢。

碳化硅（SiC）在高密度功率轉(zhuǎn)換器中的一個首要優(yōu)勢在于，它能夠以極低的RdsA（單位面積導(dǎo)通電阻）支持高擊穿電壓；這對于數(shù)據(jù)中心的部署十分關(guān)鍵，因為數(shù)據(jù)中心的配電電壓需要足夠高，以防止在電源電纜上產(chǎn)生過大的電阻損耗。

然而，并非所有的SiC器件都完全相同。用SiC的等效器件替換硅超結(jié)MOSFET以充分利用效率和功率密度方面的改進，似乎是一個誘人的選擇?；赟iC的設(shè)計還帶來了其它機會，使得將MOSFET結(jié)構(gòu)替換為能夠大幅降低導(dǎo)通電阻的結(jié)構(gòu)變得更具價值。對此，結(jié)型場效應(yīng)晶體管（JFET）結(jié)構(gòu)提供了關(guān)鍵優(yōu)勢。它具有概念上更簡單的結(jié)構(gòu)（如圖2中右下部分所示）；此外，得益于載流子無需先通過類似MOSFET的溝道再進入連接至漏極的n型漂移區(qū)，因而能夠?qū)崿F(xiàn)更低的整體電阻。這讓導(dǎo)通電阻更接近由擊穿電壓所決定的理論極限值；使得JFET與MOSFET相比，在擊穿電壓方面能提供更高的安全裕量，同時每單位面積的導(dǎo)通電阻更低。

圖2，SiC MOSFET與用于共源共柵電路SiC JFET的截面比較

JFET在功率電路中應(yīng)用較少使用的一個原因是它作為一種常開型器件，需要負電壓才能完全關(guān)斷。通過使用共源共柵結(jié)構(gòu)，可以實現(xiàn)更類似于MOSFET（常關(guān)）的控制。這種結(jié)構(gòu)將SiC JFET與低壓硅基MOSFET串聯(lián)。在共源共柵結(jié)構(gòu)中采用低電壓硅基器件，如圖2右上部分所示，可最大限度地減小整體運行電阻；均衡的設(shè)計使得MOSFET對總導(dǎo)通電阻的貢獻小于10%。因此，可以將MOSFET和JFET融合在單一封裝中，以便于集成和設(shè)計——Qorvo將這種設(shè)備類型稱為SiC FET；它與SiC MOSFET有著明顯的區(qū)別。

通過使用低電壓硅基MOSFET將控制柵極與JFET分離，可以避免通常會降低基于MOSFET設(shè)計性能的其它折衷。柵極控制的解耦使得可以在不犧牲SiC性能的前提下優(yōu)化柵極電壓及其相關(guān)電荷。標準的SiC MOSFET通常需要較高的柵極電壓，往往接近20V，以確保在整個工作溫度范圍內(nèi)的正確運行。與JFET結(jié)合的共源共柵架構(gòu)使得使用較低的柵極電壓（0V至12V）成為可能，這有助于減少柵極電荷，而柵極電荷正是在開關(guān)過程中產(chǎn)生損耗的另一個潛在來源，尤其是在輕負載時對于具有高開關(guān)頻率的軟開關(guān)應(yīng)用。

在共源共柵配置中結(jié)合使用JFET和硅基MOSFET，進一步帶來了通過降低米勒電容（即柵極到漏極電容，Cgd）來提高效率的機會。高電容會對MOSFET的開關(guān)速率產(chǎn)生不利影響。共源共柵結(jié)構(gòu)所實現(xiàn)的改進同樣提升了密度，因為它們使得開關(guān)頻率可以高于傳統(tǒng)硅基器件的實用水平。

盡管ZVS避免了開通損耗，但仍然存在死區(qū)時間；在此期間沒有功率輸出。這種死區(qū)時間在硅基設(shè)計中可長達300ns；它減少了每個周期內(nèi)可用于導(dǎo)通狀態(tài)的時長比例，從而限制了最大可用開關(guān)頻率。在500kHz的開關(guān)頻率（周期為2μs）下，開通和關(guān)斷邊緣的死區(qū)時間各為300ns，占整個開通周期的30%。相比硅超結(jié)MOSFET，SiC JFET的輸出電容降低了10倍，從而顯著縮短了所需的死區(qū)時間并提高了頻率。

十分重要的一點是，不應(yīng)忽視在關(guān)斷階段降低損耗的機會，因為這在轉(zhuǎn)向SiC技術(shù)后可能更具優(yōu)勢。如果不使用額外的電路，當晶體管關(guān)斷時，電流和漏-源電壓將同時變化，會導(dǎo)致類似于硬開關(guān)在開通階段的損耗。然而，快速關(guān)斷除了減少關(guān)斷開關(guān)損耗，也會在設(shè)備漏-源端引入高關(guān)斷電壓尖峰和振鈴。

控制關(guān)斷漏-源電壓尖峰和振鈴有兩種常見方法。一種是使用高柵極電阻（Rg）來降低器件開關(guān)速度；另一種方法是利用低柵極電阻和漏-源RC緩沖器電路來抑制VDS尖峰及振鈴。一個常見的誤解是認為使用緩沖器的效率很低；然而，對于如LLC諧振或相移全橋等經(jīng)常使用ZVS開關(guān)技術(shù)的拓撲結(jié)構(gòu)來說，采用緩沖器比高柵極電阻更為高效。在ZVS軟開關(guān)應(yīng)用中，添加的漏-源緩沖電容不會產(chǎn)生任何開通損耗。漏極與源極間額外的緩沖電容與低柵極電阻相結(jié)合，在互補續(xù)流器件關(guān)斷時的dv/dt轉(zhuǎn)換中提供了更高的位移電流。這進一步減少了關(guān)斷電流和電壓之間的重疊；相較于僅使用高柵極電阻，可更大幅度降低關(guān)斷開關(guān)損耗。通過這種方法，我們能夠在不犧牲器件開關(guān)速度的情況下抑制VDS振鈴；而如果采納高柵極電阻的設(shè)計策略，則需要犧牲器件開關(guān)速度。

圖3，E1B模塊在VDS = 800V、IDS = 100A時的關(guān)斷波形：（a）Qorvo UHB100SC12E1BC3-N（1,200V、100A E1B模塊），帶緩沖器（660pF、4.7Ω、Rgoff 2.2Ω）；（b）廠商A的1,200V 100A模塊，帶緩沖器（660pF、4.7Ω、Rgoff 2.2Ω），（c）廠商A的1,200V 100A模塊，不帶緩沖器（Rgoff 5Ω）


圖4，在VDS = 800V、IDS = 100A條件下，E1B模塊關(guān)斷開關(guān)損耗的DPT測試結(jié)果：（a）廠商A的1,200V 100A模塊，帶緩沖器（660pF、4.7Ω、Rgoff 2.2Ω）和不帶緩沖器（Rgoff 5Ω）的對比；（b）Qorvo UHB100SC12E1BC3-N（1,200V、100A E1B模塊），帶緩沖器（660pF、4.7Ω、Rgoff 2.2Ω），和廠商A帶緩沖器模塊（660pF、4.7Ω、Rgoff 2.2Ω）的對比

一項以800V母線電壓和100A負載電流進行的雙脈沖測試表明，為廠商A的SiC MOSFET模塊添加緩沖器后，損耗迅速降低了50%。而結(jié)合使用Qorvo基于JFET的器件與緩沖器，可使關(guān)斷開關(guān)損耗進一步降低74%。這使得開關(guān)速率得以提高三倍，并推動外部無源組件尺寸的減小。以圖5所示的50kW PSFB（相移全橋）仿真為例，關(guān)斷開關(guān)損耗減少74%使得結(jié)溫相應(yīng)降低10%。最終，更佳的熱性能帶來更小的散熱片和冷卻結(jié)構(gòu)；兩者的結(jié)合，共同實現(xiàn)了轉(zhuǎn)換器體積的縮減。

圖5，50kW移相全橋FET損耗仿真；應(yīng)用條件：50kW、800V Vin、400V Vout、150kHz、死區(qū)時間150ns、散熱器溫度75°C

盡管軟開關(guān)技術(shù)有諸多復(fù)雜性，但SiC技術(shù)為其優(yōu)化使用創(chuàng)造了機會。對于需要高效率和高密度的設(shè)計，則可以跳出基于MOSFET經(jīng)典結(jié)構(gòu)的束縛來實現(xiàn)其目標。