EDA能否降低大型AI芯片的時序復(fù)雜性？

為了在人工智能時代保持領(lǐng)先地位，半導(dǎo)體公司甚至許多系統(tǒng)公司都在推出一類新型超大型片上系統(tǒng) (SoC)，利用先進的工藝節(jié)點將數(shù)百億個晶體管塞入硅片中，突破了現(xiàn)代芯片的極限。這些芯片包含超過十億個標準單元、越來越多的第三方 IP 以及多達數(shù)千個時鐘來保持一切協(xié)調(diào)。在上市時間不斷縮短的情況下，所有這些因素都導(dǎo)致復(fù)雜性激增。

隨著晶體管的縮放速度放緩，將異質(zhì)芯片或小芯片綁定在 2.5D 和 3D 配置中，將更多的平方毫米的硅壓縮到一個封裝中，也成為了標準做法。

Ausdia 首席執(zhí)行官 Sam Appleton 表示，這種復(fù)雜性給片上時序帶來了挑戰(zhàn)。所有通過這些巨大硅片的信號都必須在正確的時間到達，才能實現(xiàn)平穩(wěn)、可靠的運行。他表示：「這些芯片（甚至芯片內(nèi)部的芯片）正在突破光罩極限，這意味著它們的物理尺寸與代工廠可以制造的尺寸一樣大。因此，我們面臨的挑戰(zhàn)之一是如何驗證這些巨型芯片的時序，并確保我們不會遺漏任何東西。 」

大多數(shù)電子設(shè)計自動化（EDA）軟件的主要參與者都在生產(chǎn)更先進的時序收斂工具，即在滿足設(shè)計時序約束的同時確定芯片的時鐘頻率。

但即使使用最新的 EDA 軟件，捕捉最新和最大的 AI 芯片的這種復(fù)雜性也可能很棘手。據(jù) Appleton 稱，Ausdia 正在努力幫助公司理解這一切。該公司的軟件工具可以將 SoC 的構(gòu)建塊轉(zhuǎn)換為更緊湊的抽象模型，而不會丟失任何時序約束，以便其他 EDA 工具可以同時評估整個芯片內(nèi)的時序。

Ausdia 正試圖利用其 HyperBlock 技術(shù)在這些巨型芯片所帶來的挑戰(zhàn)中保持領(lǐng)先一步，該技術(shù)是在最近于加州舊金山舉行的設(shè)計自動化會議 (DAC) 之前發(fā)布的。

為什么時間對于高性能 AI 芯片來說至關(guān)重要

Appleton 說，芯片的日益復(fù)雜使得時序收斂變得更具挑戰(zhàn)性。

在最新的 SoC 中，晶體管被排列成數(shù)千萬到數(shù)百億個邏輯門，這些邏輯門被捆綁成多達數(shù)十億個子塊或「標準單元」。這些子塊必須在設(shè)備的布局規(guī)劃中一起放置和布線，以創(chuàng)建 CPU 內(nèi)核、AI 引擎或其他 IP 構(gòu)建塊。確保通過芯片的所有信號保持準時至關(guān)重要，因為任何信號過早或過晚進入都會中斷設(shè)備的平穩(wěn)運行。

「如果你打開其中一個塊，里面可能有幾百萬個單元，這些單元是布局和布線實例，」Appleton 說?！改銓⑤^小的塊放入較大的塊中，它可能包含一億個實例，然后將這些較大的塊組裝成最終的芯片。因此，如果你將芯片鋪平，你將有大約十億個小塊可以放置和移動，并相互布線和連接?！?/p>

許多大型 AI SoC 都基于更先進的工藝節(jié)點，從而使晶體管具有更少的泄漏和更快的時鐘速度。但時序延遲主要由互連線和金屬線電阻決定。這可能導(dǎo)致在設(shè)計中放置 IP 以防止更長的互連延遲并減少路由擁塞方面的挑戰(zhàn)。例如，如果您決定增加一對 IP 塊之間的距離，則可能必須在它們之間添加管道以確保它們保持準時。

時序問題可能會影響芯片的性能，并增加從過熱到故障等各種風險。然而，解決這些問題可能需要犧牲設(shè)備的功率效率和面積。

芯片內(nèi)部的時序可能受到電壓（IR）降、溫度甚至晶體管結(jié)構(gòu)的細微變化等諸多因素的影響，而這些因素在先進的工藝節(jié)點上變得更加普遍。

為了提前識別和修復(fù)時序問題，大多數(shù)半導(dǎo)體公司采用專門為靜態(tài)時序分析（STA）而設(shè)計的 EDA 工具，例如 Cadence Tempus 和 Synopsys Primetime。

隨著半導(dǎo)體行業(yè)進入 3D IC 時代，時序收斂變得越來越復(fù)雜。

HyperBlock：捕捉大型 AI 芯片中的時間復(fù)雜性

半導(dǎo)體行業(yè)的許多領(lǐng)先企業(yè)（以及試圖效仿它們的系統(tǒng)公司）都擁有龐大的數(shù)據(jù)中心，用于設(shè)計、模擬和驗證芯片設(shè)計，然后再將其提供給晶圓廠。但即使是最新的 EDA 時序收斂工具也難以將一個大型芯片直接驗證。Appleton 指出，半導(dǎo)體工程師已經(jīng)想出了解決這個問題的方法，包括將芯片設(shè)計分成更小的部分，然后進行驗證。但他們往往對自己的技巧守口如瓶。

「大多數(shù)半導(dǎo)體公司不愿意討論他們所做的事情，因為他們認為這是商業(yè)機密，我們不想讓任何人知道我們是如何做的，因為這是一種競爭優(yōu)勢，」Appleton 說。

Ausdia 的 Timevision 技術(shù)沒有采用分而治之的方法，而是將芯片設(shè)計轉(zhuǎn)化為緊湊的代碼塊，捕捉其所有復(fù)雜性。通過將其輸入到其他 EDA 工具中，您可以運行整個芯片來檢查時序問題。「我們是驗證超大型芯片設(shè)計的行業(yè)領(lǐng)導(dǎo)者之一，我們經(jīng)常處理超過十億個標準單元，」Appleton 表示?！傅词故俏覀円灿龅搅巳萘繂栴}?！?/p>

Ausdia 正試圖利用其 HyperBlock 技術(shù)解決這一問題，該技術(shù)可以對半導(dǎo)體公司甚至許多系統(tǒng)公司設(shè)計的最大、最先進的 AI 芯片進行智能驗證。該公司表示，它將驗證它們是否符合時序約束所需的內(nèi)存量減少了 10 倍，同時將性能提高了 20 倍。Appleton 指出：「我們希望能夠加載這些大型設(shè)計，但我們也希望以經(jīng)濟的方式做到這一點。」

Ausdia 表示，HyperBlock 可用于設(shè)計過程的不同階段，甚至在將芯片功能安排到邏輯門（綜合）之前以及將所有組件放置和布線之前。據(jù)該公司稱，這使客戶能夠「左移」并盡早開始解決時序問題。HyperBlock 本身可以加載到 SoC 的頂層（IC 的核心構(gòu)建塊在此組裝和連接），所有復(fù)雜性和時序約束都保存在 HyperBlock 中。

隨著芯片設(shè)計師接受越來越大的設(shè)計規(guī)模，「這些公司希望盡可能地避免風險，因為這些項目的成本實在太高了，」Appleton 說。