AI/ML 在設(shè)計(jì)和測(cè)試中的作用不斷擴(kuò)大

人工智能和機(jī)器學(xué)習(xí)在測(cè)試中的作用日益增強(qiáng)，節(jié)省了大量時(shí)間和金錢，超出了最初的預(yù)期。但它并不是在所有情況下都有效，有時(shí)甚至?xí)茐慕?jīng)過(guò)充分測(cè)試的流程，投資回報(bào)率也值得懷疑。

人工智能的一大吸引力在于它能夠?qū)Υ笮蛿?shù)據(jù)集進(jìn)行分析，而這些數(shù)據(jù)集通常受到人類能力的限制。在關(guān)鍵的設(shè)計(jì)到測(cè)試領(lǐng)域，人工智能可以解決諸如設(shè)計(jì)設(shè)置、模擬和 ATE 測(cè)試程序之間的工具不兼容等問(wèn)題，這些問(wèn)題通常會(huì)減慢調(diào)試和開發(fā)工作。設(shè)計(jì)到測(cè)試中最耗時(shí)和最昂貴的一些方面源于工具之間的不兼容性。

Teradyne 首席軟件工程師 Richard Fanning 表示：「在設(shè)備啟動(dòng)和調(diào)試期間，復(fù)雜的軟件/硬件交互可能會(huì)暴露出多個(gè)團(tuán)隊(duì)或利益相關(guān)者對(duì)領(lǐng)域知識(shí)的需求，他們可能不熟悉彼此的工具。在這些設(shè)置中進(jìn)行轉(zhuǎn)換，或調(diào)試差異所花費(fèi)的任何時(shí)間都是在消耗精力。我們的工具集針對(duì)這一問(wèn)題，允許所有設(shè)置使用同一套源文件，這樣每個(gè)人都可以確保他們運(yùn)行的是同一個(gè)東西?！?/span>

機(jī)器學(xué)習(xí)和人工智能分析也可以減輕工程中一些單調(diào)乏味的工作。人們常常擔(dān)心人工智能將取代工人，這種擔(dān)憂被夸大了。大多數(shù)工人只是轉(zhuǎn)向更高級(jí)別的職責(zé)，將人工智能作為他們武器庫(kù)中的新工具。但這種工具會(huì)在它能產(chǎn)生最大影響的地方使用，這可能包括從設(shè)計(jì)到制造流程的多個(gè)環(huán)節(jié)。然而，流程中某一部分的數(shù)據(jù)如何以及在何處與流程中其他部分的數(shù)據(jù)進(jìn)行交互可能會(huì)有很大差異，這就是該行業(yè)謹(jǐn)慎行事的原因。

Synopsys EDA 集團(tuán)總經(jīng)理 Shankar Krishnamoorthy 表示：「生成式 AI 開辟了許多新機(jī)遇。但你需要明確自己想要做什么。除非你能用正確的提示指示 LLM，否則你得到的只是胡言亂語(yǔ)。除非你是一名優(yōu)秀的工程師，知道如何看待 LLM 的輸出，否則你很容易接受有缺陷的東西，或者性能不佳的東西，然后你交付的芯片就很差。因此，AI 不會(huì)成為每個(gè)工程師的超級(jí)助手，幫助他們完成幾年前三到五倍的工作。但這項(xiàng)技術(shù)正在迅速發(fā)展?！?/span>

這絕不會(huì)削弱工程團(tuán)隊(duì)的作用，工程團(tuán)隊(duì)對(duì)于加速?gòu)脑O(shè)計(jì)到測(cè)試的過(guò)程、指導(dǎo)和驗(yàn)證 ML 模型以及驗(yàn)證系統(tǒng)是否按預(yù)期運(yùn)行仍至關(guān)重要。西門子數(shù)字工業(yè)軟件技術(shù)支持高級(jí)總監(jiān) Ron Press 在最近的 MEPTEC 活動(dòng)演講中表示：「人工智能有一些很棒的功能，但它實(shí)際上只是一種工具。我們?nèi)匀恍枰こ虅?chuàng)新。有時(shí)人們會(huì)寫關(guān)于人工智能將如何奪走所有人的工作，我完全不這么認(rèn)為。我們的設(shè)計(jì)更復(fù)雜，設(shè)計(jì)規(guī)模也更大。我們需要利用人工智能作為一種工具，以更快的速度完成同樣的工作?！?/span>

盡管如此，它確實(shí)為工程師提供了一種可能強(qiáng)大的新工具，用于識(shí)別潛在問(wèn)題和管理失控的復(fù)雜性。

Advantest ACS 數(shù)據(jù)分析平臺(tái)組業(yè)務(wù)開發(fā)高級(jí)總監(jiān) Ken Butler 表示：「隨著我們不斷推進(jìn)這一技術(shù)曲線，我們必須采用的分析和計(jì)算基礎(chǔ)設(shè)施變得越來(lái)越復(fù)雜，你希望能夠以最少的過(guò)度投入做出正確的決策。在某些情況下，我們會(huì)根據(jù)芯片類型定制測(cè)試解決方案。」

加速設(shè)計(jì)到特性分析再到第一塊硅片的速度

面對(duì)不斷縮小的工藝窗口和最低的允許缺陷率，芯片制造商不斷改進(jìn)從設(shè)計(jì)到測(cè)試的流程，以確保在設(shè)備啟動(dòng)和大批量生產(chǎn)期間實(shí)現(xiàn)最高效率。Advantest 的 Butler 表示：「測(cè)試操作中的分析并不是什么新鮮事。這個(gè)行業(yè)分析測(cè)試數(shù)據(jù)和做出產(chǎn)品決策的歷史已經(jīng)超過(guò) 30 年。現(xiàn)在的不同之處在于，我們正在轉(zhuǎn)向越來(lái)越小的幾何形狀、先進(jìn)的封裝技術(shù)和基于芯片的設(shè)計(jì)。這促使我們改變我們所做的分析類型的性質(zhì)，包括軟件和硬件基礎(chǔ)設(shè)施方面。但從生產(chǎn)測(cè)試的角度來(lái)看，我們?cè)?AI 和測(cè)試方面的旅程還處于早期階段。」

盡管如此，早期采用者正在構(gòu)建在線計(jì)算和 AI/ML 建模所需的基礎(chǔ)設(shè)施，以支持測(cè)試單元中的實(shí)時(shí)推理。而且由于沒(méi)有一家公司擁有所需的所有專業(yè)知識(shí)，因此在開發(fā)合作伙伴關(guān)系和應(yīng)用程序庫(kù)時(shí)，會(huì)考慮到工具之間的兼容性。

Teradyne 公司的 Fanning 表示：「協(xié)議庫(kù)提供了用于通信通用協(xié)議的現(xiàn)成解決方案。這減少了設(shè)備通信的開發(fā)和調(diào)試工作量。我們?cè)?jiàn)過(guò)測(cè)試工程師負(fù)責(zé)與新協(xié)議接口對(duì)話的情況，使用此功能可以節(jié)省大量時(shí)間?！?/span>

事實(shí)上，數(shù)據(jù)兼容性是一個(gè)始終不變的主題，從設(shè)計(jì)一直到 ATE 硬件和軟件的最新發(fā)展?！鸽S著設(shè)備復(fù)雜性呈指數(shù)級(jí)增長(zhǎng)，在特性分析和生產(chǎn)之間使用相同的測(cè)試序列已成為關(guān)鍵，」Teradyne 的 Fanning 解釋道。「與 EDA 工具和 IP 供應(yīng)商的合作也是關(guān)鍵。我們與行業(yè)領(lǐng)導(dǎo)者進(jìn)行了廣泛的合作，以確保他們輸出的庫(kù)和測(cè)試文件是我們的系統(tǒng)可以直接使用的格式。這些工具還具有我們的工具集所沒(méi)有的設(shè)備知識(shí)。這就是遠(yuǎn)程連接功能如此重要的原因，因?yàn)槲覀兊暮献骰锇榭梢蕴峁┰谏a(chǎn)調(diào)試期間功能強(qiáng)大的上下文特定工具。能夠?qū)崟r(shí)使用這些工具而無(wú)需在不同環(huán)境中重現(xiàn)設(shè)置或用例，這改變了游戲規(guī)則。」

串行掃描測(cè)試

但是，如果所有配置更改看起來(lái)都發(fā)生在測(cè)試端，那么就需要評(píng)估多核設(shè)計(jì)測(cè)試方法中的重大變化。

對(duì)于多核產(chǎn)品而言，測(cè)試設(shè)計(jì)（DFT）迭代過(guò)程中的權(quán)衡變得十分重要，因此有必要采用一種新方法。

「如果我們看看當(dāng)今設(shè)計(jì)的典型組合方式，就會(huì)發(fā)現(xiàn)有多個(gè)內(nèi)核將在不同時(shí)間生產(chǎn)，」西門子的 Press 說(shuō)道。「您需要知道要用多少個(gè) I/O 引腳來(lái)獲取掃描通道，測(cè)試儀的深度串行存儲(chǔ)器將通過(guò) I/O 引腳將數(shù)據(jù)傳送到內(nèi)核。因此，我需要權(quán)衡許多變量。我有通向內(nèi)核的引腳數(shù)、模式大小和內(nèi)核的復(fù)雜性。然后，我將嘗試找出在所謂的分層 DFT 中一起測(cè)試的最佳內(nèi)核組合。但隨著這些設(shè)計(jì)變得越來(lái)越復(fù)雜，內(nèi)核數(shù)量將超過(guò) 2,500 個(gè)，需要權(quán)衡很多因素。」

Press 指出，應(yīng)用相同架構(gòu)的 AI 可以提供 20% 到 30% 的更高效率，但基于分組掃描測(cè)試的改進(jìn)方法（見(jiàn)圖 1）實(shí)際上更有意義。

圖 1：串行掃描網(wǎng)絡(luò)（SSN）方法的優(yōu)勢(shì)。來(lái)源：西門子 EDA

「測(cè)試通道不再將數(shù)據(jù)饋送到每個(gè)核心的掃描通道，而是通過(guò)分組總線和數(shù)據(jù)包饋送到所有核心。然后，您可以指示核心何時(shí)可以使用其數(shù)據(jù)包信息。通過(guò)這樣做，您無(wú)需權(quán)衡那么多變量，」他說(shuō)。在核心級(jí)別，每個(gè)核心都可以針對(duì)任意數(shù)量的掃描通道和模式進(jìn)行優(yōu)化，并且 I/O 引腳數(shù)不再是計(jì)算中的變量。「然后，當(dāng)您將其放入最終芯片時(shí)，它會(huì)從數(shù)據(jù)包中提供該核心所需的數(shù)據(jù)量，這些數(shù)據(jù)可以與任何大小的串行總線配合使用，這就是所謂的串行掃描網(wǎng)絡(luò) (SSN)?！?/span>

西門子 EDA 客戶報(bào)告的一些結(jié)果（見(jiàn)圖 2）強(qiáng)調(diào)了監(jiān)督和無(wú)監(jiān)督機(jī)器學(xué)習(xí)的實(shí)施，以提高診斷分辨率和故障分析。使用串行掃描網(wǎng)絡(luò)方法，DFT 生產(chǎn)力提高了 5 到 10 倍。

圖 2：使用機(jī)器學(xué)習(xí)和串行掃描網(wǎng)絡(luò)方法實(shí)現(xiàn)的效益。來(lái)源：西門子 EDA

是什么減慢了 HVM 中 AI 的實(shí)施速度？

在從設(shè)備設(shè)計(jì)到測(cè)試的過(guò)渡過(guò)程中，機(jī)器學(xué)習(xí)算法的應(yīng)用可以帶來(lái)許多好處，從更好地匹配芯片性能以用于高級(jí)封裝，到縮短測(cè)試時(shí)間。例如，可能只有一小部分高性能設(shè)備需要進(jìn)行老化測(cè)試。

NI/Emerson 測(cè)試與測(cè)量研究員 Michael Schuldenfrei 表示：「您可以識(shí)別晶圓上的劃痕，然后在晶圓分類過(guò)程中自動(dòng)篩選出劃痕周圍的芯片。因此，AI 和 ML 聽(tīng)起來(lái)都是非常棒的想法，而且在很多應(yīng)用中使用 AI 都是有意義的。最大的問(wèn)題是，為什么它沒(méi)有真正頻繁和大規(guī)模地發(fā)生？答案在于構(gòu)建和部署這些解決方案的復(fù)雜性?！?/span>

Schuldenfrei 總結(jié)了機(jī)器學(xué)習(xí)生命周期中的四個(gè)關(guān)鍵步驟，每個(gè)步驟都有各自的挑戰(zhàn)。在第一階段，即培訓(xùn)階段，工程團(tuán)隊(duì)使用數(shù)據(jù)來(lái)了解特定問(wèn)題，然后構(gòu)建一個(gè)模型，該模型可用于預(yù)測(cè)與該問(wèn)題相關(guān)的結(jié)果。一旦模型得到驗(yàn)證并且團(tuán)隊(duì)想要將其部署到生產(chǎn)環(huán)境中，就需要將其與現(xiàn)有設(shè)備（如測(cè)試儀或制造執(zhí)行系統(tǒng) (MES)）集成。模型也會(huì)隨著時(shí)間的推移而成熟和發(fā)展，需要頻繁驗(yàn)證輸入模型的數(shù)據(jù)并檢查模型是否按預(yù)期運(yùn)行。模型還必須適應(yīng)，需要重新部署、學(xué)習(xí)、行動(dòng)、驗(yàn)證和適應(yīng)，形成一個(gè)連續(xù)的循環(huán)。

「這消耗了數(shù)據(jù)科學(xué)家的大量時(shí)間，他們負(fù)責(zé)在其組織中部署所有這些基于 AI 的新解決方案。在他們?cè)噲D訪問(wèn)正確的數(shù)據(jù)、組織數(shù)據(jù)、將所有數(shù)據(jù)連接在一起、理解數(shù)據(jù)，并從中提取有意義的特征時(shí)，也浪費(fèi)了時(shí)間，」Schuldenfrei 說(shuō)道。

在分布式半導(dǎo)體制造環(huán)境中，全球各地分布著許多不同的測(cè)試機(jī)構(gòu)，這帶來(lái)了更多困難。「當(dāng)你完成 ML 解決方案的實(shí)施時(shí)，你的模型已經(jīng)過(guò)時(shí)了，你的產(chǎn)品可能不再是前沿技術(shù)，因此當(dāng)模型需要做出決定時(shí)，它已經(jīng)失去了可操作性，而這個(gè)決定實(shí)際上會(huì)影響特定設(shè)備的裝箱或處理，」Schuldenfrei 說(shuō)。「因此，在具有大量半導(dǎo)體測(cè)試的生產(chǎn)環(huán)境中部署基于 ML 的解決方案絕非易事?！?/span>

他引用了 2014 年谷歌的一篇文章，該文章指出，機(jī)器學(xué)習(xí)代碼開發(fā)部分是整個(gè)過(guò)程中最小也是最簡(jiǎn)單的部分，而構(gòu)建基礎(chǔ)設(shè)施、數(shù)據(jù)收集、特征提取、數(shù)據(jù)驗(yàn)證和管理模型部署的各個(gè)方面則是最具挑戰(zhàn)性的部分。

從設(shè)計(jì)到測(cè)試的變化會(huì)波及整個(gè)生態(tài)系統(tǒng)。西門子表示：「從事 EDA 的人員在設(shè)計(jì)規(guī)則檢查 (DRC) 方面投入了大量精力，這意味著我們正在檢查我們所做的工作和設(shè)計(jì)結(jié)構(gòu)是否可以安全地繼續(xù)進(jìn)行。這對(duì)于人工智能來(lái)說(shuō)非常重要——我們稱之為可驗(yàn)證性。如果我們運(yùn)行某種類型的人工智能并給我們一個(gè)結(jié)果，我們必須確保這個(gè)結(jié)果是安全的。這確實(shí)會(huì)影響到從事設(shè)計(jì)的人員、DFT 組和測(cè)試工程人員，他們必須采用這些模式并應(yīng)用它們?！?/span>

有許多基于 ML 的應(yīng)用程序可用于改進(jìn)測(cè)試操作。Advantest 的 Butler 重點(diǎn)介紹了客戶最常追求的一些應(yīng)用程序，包括縮短搜索時(shí)間、shift left 測(cè)試、縮短測(cè)試時(shí)間和芯片配對(duì)（見(jiàn)圖 3）。

「對(duì)于最小電壓、最大頻率或微調(diào)測(cè)試，您傾向于為搜索設(shè)置下限和上限，然后您將在那里進(jìn)行搜索，以便能夠找到此特定設(shè)備的最低電壓，」他說(shuō)?！高@些限制是根據(jù)流程劃分設(shè)置的，它們可能相當(dāng)寬泛。但是，如果您擁有可以運(yùn)用的分析技術(shù)，那么 AI 或 ML 類型的技術(shù)基本上可以告訴您該芯片在流程頻譜中的位置。也許它是從較早的插入中前饋的，也許您可以將它與當(dāng)前插入時(shí)的操作相結(jié)合。這種推斷可以幫助您縮小搜索范圍并加快測(cè)試速度。很多人對(duì)這個(gè)應(yīng)用非常感興趣，有些人正在生產(chǎn)中使用它，以減少測(cè)試時(shí)間密集型測(cè)試的搜索時(shí)間?！?/span>

圖 3：使用 ACS 平臺(tái)對(duì)設(shè)備進(jìn)行配對(duì)或分類，以提高產(chǎn)量、吞吐量、可靠性或降低成本的實(shí)時(shí)和/或測(cè)試后改進(jìn)機(jī)會(huì)。來(lái)源：Advantest

「shift left（左移）背后的想法可能是，我的下游測(cè)試插入成本非常高，或者封裝成本很高，」Butler 說(shuō)。「如果我的良率達(dá)不到我想要的水平，那么我可以在早期插入時(shí)使用分析，通過(guò)在早期插入時(shí)進(jìn)行分析，嘗試預(yù)測(cè)哪些設(shè)備在后期插入時(shí)可能會(huì)出現(xiàn)故障，然后降級(jí)或報(bào)廢這些芯片，以優(yōu)化下游測(cè)試插入，提高良率并降低總成本。測(cè)試時(shí)間的減少非常簡(jiǎn)單，就是增加或刪除測(cè)試內(nèi)容，跳過(guò)測(cè)試以降低成本?；蛘吣憧赡芟朐黾訙y(cè)試內(nèi)容來(lái)提高良率，」Butler 說(shuō)。

「如果我有一個(gè)多層設(shè)備，它不會(huì)通過(guò) bin 1 標(biāo)準(zhǔn)——但如果我添加一些額外的內(nèi)容，它可能會(huì)通過(guò) bin 2——那么人們可能會(huì)查看分析來(lái)嘗試做出這些決定。最后，在我看來(lái)，有兩件事是結(jié)合在一起的，即芯片設(shè)計(jì)和智能配對(duì)的想法。所以經(jīng)典的例子是處理器芯片上堆疊了高帶寬內(nèi)存。也許我對(duì)某些應(yīng)用的高性能和低功耗感興趣，我希望能夠匹配內(nèi)容并在芯片通過(guò)測(cè)試操作時(shí)對(duì)其進(jìn)行分類，然后在下游進(jìn)行拾取和放置，并將它們放在一起，以便最大限度地提高多個(gè)數(shù)據(jù)流的產(chǎn)量。例如，低功耗足跡和碳足跡也有類似的事情?！?/span>

生成式人工智能

在討論人工智能在半導(dǎo)體領(lǐng)域的作用時(shí)，不可避免地會(huì)出現(xiàn)一個(gè)問(wèn)題，那就是像 ChatGPT 這樣的大型語(yǔ)言模型是否能對(duì)在晶圓廠工作的工程師有用。早期的研究顯示出了一些希望。

「例如，您可以要求系統(tǒng)為您構(gòu)建一個(gè)異常值檢測(cè)模型，該模型會(huì)查找距離中心線 5 個(gè)西格瑪?shù)牟考⒄f(shuō)『請(qǐng)為我創(chuàng)建腳本』，系統(tǒng)就會(huì)創(chuàng)建腳本。這些是我們已經(jīng)在嘗試的基于自動(dòng)化、生成式 AI 的解決方案，」Schuldenfrei 說(shuō)?！傅珡奈夷壳翱吹降囊磺衼?lái)看，要讓這些系統(tǒng)提供足夠高質(zhì)量的輸出，還有相當(dāng)多的工作要做。目前，事后修復(fù)生成式 AI 產(chǎn)生的算法或模型的問(wèn)題所需的人機(jī)交互量仍然相當(dāng)大?！?/span>

一個(gè)揮之不去的問(wèn)題是，當(dāng)每個(gè)人都保護(hù)重要的測(cè)試 IP 時(shí)，如何訪問(wèn)訓(xùn)練新測(cè)試程序所需的測(cè)試程序？「大多數(shù)人重視他們的測(cè)試 IP，不一定想在訓(xùn)練和使用過(guò)程中設(shè)置護(hù)欄，」Butler 說(shuō)。「因此，找到一種在保護(hù) IP 的同時(shí)加速開發(fā)測(cè)試程序的總體過(guò)程的方法是一個(gè)挑戰(zhàn)。很明顯，這種技術(shù)將得到應(yīng)用，就像我們?cè)谲浖_發(fā)過(guò)程中已經(jīng)看到的那樣?！?/span>

故障分析

故障分析對(duì)于晶圓廠來(lái)說(shuō)通常是一項(xiàng)成本高昂且耗時(shí)的工作，因?yàn)樗枰匪葸^(guò)去，收集特定故障設(shè)備的晶圓加工、組裝和封裝數(shù)據(jù)，即所謂的退回材料授權(quán) (RMA)。物理故障分析在 FA 實(shí)驗(yàn)室中進(jìn)行，使用各種工具來(lái)追蹤故障的根本原因。

雖然掃描診斷數(shù)據(jù)已經(jīng)使用了幾十年，但一種較新的方法是將數(shù)字孿生與掃描診斷數(shù)據(jù)配對(duì)，以找出故障的根本原因。

「在測(cè)試中，我們有一個(gè)數(shù)字孿生，它可以根據(jù)掃描故障診斷進(jìn)行根本原因反卷積。因此，我們不必查看物理設(shè)備并花時(shí)間試圖找出根本原因，因?yàn)槲覀冇袙呙?，我們有?shù)百萬(wàn)個(gè)虛擬采樣點(diǎn)，」西門子出版社表示。「我們可以對(duì)創(chuàng)建模式所做的工作進(jìn)行逆向工程，并找出設(shè)計(jì)深處掃描單元中發(fā)生錯(cuò)誤比較的位置。使用 YieldInsight 和無(wú)監(jiān)督機(jī)器學(xué)習(xí)以及對(duì)大量數(shù)據(jù)進(jìn)行訓(xùn)練，我們可以非?？焖俚夭槊鞴收衔恢?。這使我們能夠在短時(shí)間內(nèi)運(yùn)行數(shù)千或數(shù)萬(wàn)次故障診斷，讓我們有機(jī)會(huì)識(shí)別系統(tǒng)性良率限制因素。」

另一種越來(lái)越流行的方法是使用片上監(jiān)視器來(lái)訪問(wèn)特定的性能信息，而不是物理故障分析。proteanTecs 測(cè)試和分析副總裁 Alex Burlak 表示：「我們需要的是來(lái)自封裝內(nèi)部的深度數(shù)據(jù)，以持續(xù)監(jiān)控性能和可靠性，而這正是我們提供的服務(wù)。例如，如果懷疑故障來(lái)自芯片互連，我們可以使用來(lái)自片上代理的深度數(shù)據(jù)來(lái)幫助分析，而不是將設(shè)備脫離環(huán)境并帶入實(shí)驗(yàn)室（在那里您可能無(wú)法重現(xiàn)問(wèn)題）。更重要的是，在許多情況下，發(fā)回?cái)?shù)據(jù)而不是設(shè)備的能力可以查明問(wèn)題，從而節(jié)省昂貴的 RMA 和故障分析程序?！?/span>

結(jié)論

ATE 社區(qū)對(duì) AI 和機(jī)器學(xué)習(xí)的熱情得到了強(qiáng)有力的基礎(chǔ)設(shè)施變革的滿足，以滿足對(duì)測(cè)試數(shù)據(jù)實(shí)時(shí)推斷的需求，以及對(duì)多芯片封裝的更高產(chǎn)量、更高吞吐量和芯片分類進(jìn)行優(yōu)化的需求。對(duì)于多核設(shè)計(jì)，商業(yè)化為串行掃描網(wǎng)絡(luò) SSN 方法的分組測(cè)試提供了一種更靈活的方法來(lái)優(yōu)化每個(gè)內(nèi)核，以滿足設(shè)備中每個(gè)內(nèi)核的掃描鏈數(shù)量、模式和總線寬度需求。

能夠從 AI 中獲益的測(cè)試應(yīng)用數(shù)量不斷增加，包括縮短測(cè)試時(shí)間、減少 Vmin/Fmax 搜索、shift left、智能配對(duì)芯片以及降低整體功耗。設(shè)計(jì)、特性和測(cè)試中所有設(shè)置均使用相同的源文件等新進(jìn)展有助于加快新產(chǎn)品的關(guān)鍵調(diào)試和開發(fā)階段。