嵌入式FPGA（eFPGA）為SoC帶來了新的靈活性

引言

隨著嵌入式系統(tǒng)的不斷發(fā)展，設(shè)計師面臨著越來越多的挑戰(zhàn)。功能性和連接性增加了集成的復(fù)雜性，尤其是在設(shè)計系統(tǒng)級芯片（SoC）時，通常很難提供最佳的邏輯架構(gòu)來管理系統(tǒng)。本文將探討嵌入式FPGA（eFPGA）的結(jié)構(gòu)，并探討如何在保持最大靈活性的同時，實現(xiàn)硅資源的最佳優(yōu)化。

高級SoC設(shè)計取代板級系統(tǒng)

我們正進入一個將許多傳統(tǒng)PCB上的IC合并到單一單片IC或芯片組作為SoC的時代。如果IC設(shè)計團隊未能加入正確的功能，或者在設(shè)計部分發(fā)現(xiàn)了漏洞，他們可能會錯失市場機會或時間節(jié)點。傳統(tǒng)上，FPGA常用于原型設(shè)計、在PCB上增加靈活功能或集成簡單的I/O和控制功能。

隨著更高級別的集成出現(xiàn)，我們遇到了帶寬瓶頸和I/O限制問題，比如在IC封裝上無法在有限空間內(nèi)實際綁定足夠的I/O引腳。引腳密度和布線擁擠、層數(shù)增加以及信號完整性問題都是在復(fù)雜的PCB設(shè)計中常見的問題。

在這種情況下，eFPGA作為一個包含LUTs、內(nèi)存、DSP和計算元素的矩陣，可以在半導(dǎo)體芯片的尺寸和空間要求范圍內(nèi)，配置為任意大小，同時提供幾乎無限數(shù)量的I/O接口引腳。

eFPGA如何增強系統(tǒng)設(shè)計

eFPGA的一個隱含優(yōu)勢是可以在IC內(nèi)部運行，無需I/O接口的限制，可以運行在系統(tǒng)速度，并通過寬總線接口傳輸數(shù)據(jù)。這樣設(shè)計師可以在產(chǎn)品量產(chǎn)后或在現(xiàn)場更新邏輯，按需定制產(chǎn)品。

例如，Menta的eFPGA包含較小的元件，如I/O塊和嵌入式自定義塊。I/O塊可以選擇注冊I/O并使用D觸發(fā)器，以便設(shè)計可以在接口級別上時鐘并關(guān)閉定時。

嵌入式自定義塊（eCB）是客戶特定的可定義功能或硬宏，可以集成到矩陣中。配置I/O接口允許用戶通過可定制邏輯編程eFPGA位流，并通過設(shè)計測試接口（DFT I/O）對eFPGA進行全面檢查。

可編程邏輯中的LUT

當涉及可編程邏輯時，關(guān)鍵在于LUT（查找表），它是eLB的一部分。LUT通過硬連接LUT的輸入到預(yù)定值，并使用輸入產(chǎn)生正確的邏輯輸出，從而創(chuàng)建所需的組合邏輯。

在更復(fù)雜的設(shè)備中，我們有4、5、6、7甚至8輸入LUT，使得LUT的大小增加，延遲也相應(yīng)變長。LUT是eFPGA邏輯映射中組合邏輯部分的重要組成部分。

eFPGA選擇時的注意事項

在選擇 eFPGA 時，您應(yīng)該清楚您的應(yīng)用范圍以及您想要實現(xiàn)的目標。eFPGA 供應(yīng)商提供了一種讓您能夠為定制 IC 添加靈活性的工具，但您必須了解 eFPGA 可實現(xiàn)的局限性。時鐘速度會低于傳統(tǒng)標準單元 ASIC 設(shè)計，并且將現(xiàn)有 ASIC IP（Verilog 和 VHDL）的部分移植到 eFPGA 可能需要一些定制工作。

通常，我們發(fā)現(xiàn) ASIC IP 使用了門控時鐘，這對于 FPGA 來說是一個大禁忌，因此預(yù)期需要一些手工處理。代碼優(yōu)化也可以顯著減少邏輯使用量，因為 eFPGA/FPGA 具有更大的塊供邏輯映射。FPGA 映射到 LUT 和 D-FF，而定制 ASIC 映射到標準或全定制單元。

對于 DSP 應(yīng)用，如果您希望獲得最高的性能和單元利用率，您需要仔細編寫 DSP 代碼和/或定義一個優(yōu)化的架構(gòu)，以充分利用 DSP 元素。您還需要了解編程接口，并能夠從設(shè)計（如 ROM、CPU 等）中發(fā)送位流，同時擁有一個堅實的設(shè)計測試計劃和策略。

eFPGA 的優(yōu)勢在于靈活性、設(shè)計復(fù)用能力、在產(chǎn)品定型后修復(fù)錯誤或更改算法的能力，以及讓客戶制造出可以為不同產(chǎn)品定制的更通用的 ASIC 的可能性。