從VHDL代碼到真實(shí)硬件：設(shè)計(jì)一個(gè)8位算術(shù)邏輯單元

在這個(gè)項(xiàng)目中，我們使用VHDL語言創(chuàng)建了一個(gè)8位算術(shù)邏輯單元（ALU），并在連接到帶有輸入開關(guān)和LED顯示器的自定義PCB的Altera CPLD開發(fā)板上運(yùn)行它。

使用基于硬件的方法開發(fā)電子系統(tǒng)并不總是需要將各種晶體管和邏輯門物理連接到面包板或PCB上。可以使用離散邏輯構(gòu)建算術(shù)邏輯單元（ALU），但隨著邏輯復(fù)雜性的增加，還有更好的選擇。通過可編程邏輯設(shè)備和硬件描述語言（HDL），可以在單個(gè)芯片中實(shí)現(xiàn)從簡單電路到高度專業(yè)化的處理單元的任何內(nèi)容。

ALU項(xiàng)目概述

在這個(gè)項(xiàng)目中，我將介紹8位算術(shù)邏輯單元（ALU）電路的創(chuàng)建過程，該電路具有輸入DIP開關(guān)和輸出LED，如圖1所示。我使用VHDL語言對(duì)ALU進(jìn)行編碼，并在復(fù)雜可編程邏輯器件（CPLD）開發(fā)板上運(yùn)行。我的目標(biāo)是介紹可編程邏輯，并為使用真實(shí)硬件而不是圖表和計(jì)算機(jī)模擬打開大門。

定制PCB開關(guān)和LED顯示ALU操作

圖1. 8位算術(shù)邏輯單元項(xiàng)目運(yùn)行過程。圖片由Kristijan Nelkovski友情提供

對(duì)于這個(gè)項(xiàng)目，我構(gòu)建了一個(gè)帶有All About Circuits品牌的定制印刷電路板（PCB），如圖2所示。與更知名的現(xiàn)場可編程門陣列（FPGA）相比，CPLD是一種更實(shí)惠但功能較弱的可編程邏輯器件。這兩種設(shè)備都可以用于創(chuàng)建具有專用輸入和輸出的定制電子設(shè)計(jì)。

已完成的ALU項(xiàng)目包括一個(gè)定制的PCB

圖2:已完成的ALU項(xiàng)目包括一個(gè)定制的PCB。圖片由Kristijan Nelkovski提供

從內(nèi)部來看，這些CPLD和FPGA組件包含可重構(gòu)邏輯塊陣列，并作為獨(dú)立的IC封裝，以便嵌入到您自己的設(shè)計(jì)中。制造商提供開發(fā)板，用于學(xué)習(xí)、測試和實(shí)驗(yàn)使用他們的技術(shù)和軟件環(huán)境。我使用CPLD的開發(fā)板。

什么是ALU？

每個(gè)處理器的核心都是一個(gè)組合邏輯電路，該電路對(duì)稱為算術(shù)邏輯單元的整數(shù)二進(jìn)制數(shù)執(zhí)行算術(shù)和位操作。我們將在本項(xiàng)目中構(gòu)建的電路是一個(gè)8位算術(shù)邏輯單元，它包含兩個(gè)8位操作數(shù)（輸入），一個(gè)8位結(jié)果（輸出）和一個(gè)4位操作碼（輸入），該操作碼定義了將要執(zhí)行的操作（圖3）

ALU的符號(hào)表示

圖3. ALU的符號(hào)表示。圖片由Jim Lamberson提供，維基共享資源

ALU 通常包含狀態(tài)位（既是輸入也是輸出），這些狀態(tài)位向處理器提供有關(guān)最后執(zhí)行的操作的重要信息。這些狀態(tài)信息可以包括結(jié)果是否為零，或者結(jié)果是否溢出到最高有效位（MSB）之外。但是，我們的電路不需要它們，因此不會(huì)包含任何狀態(tài)位。

ALU為學(xué)習(xí)VHDL編碼和CPLD編程操作提供了極好的起點(diǎn)。一旦你完成這個(gè)項(xiàng)目，你就可以輕松地?cái)U(kuò)展到更困難的應(yīng)用。

項(xiàng)目詳情和參考

在這個(gè)項(xiàng)目中，我們將使用VHDL語言創(chuàng)建一個(gè)8位算術(shù)邏輯單元（ALU），并使用英特爾的Quartus Prime Lite Edition軟件（Altera現(xiàn)在是英特爾的一部分）在Altera Max II EPM240 CPLD開發(fā)板上運(yùn)行它。該電路的代碼基于加州大學(xué)河濱分校發(fā)布的實(shí)驗(yàn)室練習(xí)設(shè)計(jì)。

對(duì)于這個(gè)項(xiàng)目，你需要對(duì)編程和離散邏輯有基本的理解。查看AAC的VHDL和4位離散邏輯ALU項(xiàng)目介紹也會(huì)有所幫助。

注意：雖然我為這個(gè)項(xiàng)目創(chuàng)建了一個(gè)“屏蔽”類型的板子，但這里介紹的所有內(nèi)容都是完全適合面包板和穿孔板的。

使用Quartus Prime為Altera MAX II開發(fā)板設(shè)置新項(xiàng)目

為了開始我們的項(xiàng)目，我們需要下載并安裝Quartus Prime Lite Edition，并創(chuàng)建一個(gè)文件夾來存儲(chǔ)我們所有的項(xiàng)目。我從英特爾的網(wǎng)站下載了該軟件，并在“Windows Documents”目錄中創(chuàng)建了一個(gè)名為“quartus”的文件夾。

當(dāng)我們運(yùn)行Quartus時(shí)，我們需要做的第一件事就是通過“新建項(xiàng)目向?qū)А痹O(shè)置一個(gè)新項(xiàng)目，該向?qū)Э梢栽凇拔募?>新建項(xiàng)目向?qū)А毕抡业?。然后，我們需要在名為“介紹”的第一個(gè)屏幕上點(diǎn)擊“下一步”。

如圖4所示，在名為“Directory, Name, Top-Level Entity”的第二個(gè)屏幕上，我們需要選擇之前創(chuàng)建的文件夾作為工作目錄，并為當(dāng)前項(xiàng)目提供一個(gè)合適的名稱。我將此項(xiàng)目命名為“ALU”。

Quartus“目錄、名稱、頂層實(shí)體”屏幕

圖4. Quartus“目錄、名稱、頂層實(shí)體”屏幕。圖片由Kristijan Nelkovski提供

對(duì)于“項(xiàng)目類型”屏幕，我們需要選擇“空項(xiàng)目”，并將下一個(gè)名為“添加文件”的屏幕留空（圖5）。

Quartus“項(xiàng)目類型”屏幕

圖5. Quartus“項(xiàng)目類型”屏幕。圖片由Kristijan Nelkovski提供

在“Family, Device & Board Settings”屏幕上，我們需要從“Device family”部分的下拉菜單中選擇“MAX II”（圖6）。然后，從“Available devices”部分選擇“EPM240T100C5”，因?yàn)檫@是Altera MAX II EPM240上的芯片。

Quartus 填滿族群屏幕

圖6. Quartus填充的“系列、設(shè)備和板設(shè)置”屏幕。圖片由Kristijan Nelkovski提供

接下來，我們需要在“EDA工具設(shè)置”屏幕上將“Verilog HDL”更改為“VHDL”，點(diǎn)擊下一步，并在“摘要”（圖7）中檢查是否一切正常。在此之后，我們可以點(diǎn)擊“完成”按鈕，然后我們的新項(xiàng)目將被創(chuàng)建。

Quartus EDA工具設(shè)置屏幕

圖7. Quartus“EDA工具設(shè)置”屏幕。圖片由Kristijan Nelkovski提供

一旦此項(xiàng)目打開，我們需要在“項(xiàng)目導(dǎo)航器：層次結(jié)構(gòu)”窗口中單擊我們實(shí)體的名稱，然后通過按“CTRL+N”并選擇“VHDL文件”來創(chuàng)建一個(gè)新的VHDL文件

打開此文件后，我們必須通過“文件 -> 另存為”將其保存為實(shí)體的VHDL文件。完成所有這些后，我們可以開始為ALU編寫代碼。

聲明VHDL庫

因此，與所有編程語言一樣，我們需要在VHDL代碼的頂部首先聲明將在項(xiàng)目中使用的庫。

創(chuàng)建 ALU 電路實(shí)體

接下來，我們將創(chuàng)建一個(gè)ALU實(shí)體，定義其所有輸入和輸出端口。在這里，我們定義端口A和B為“IN STD_LOGIC_VECTOR(7 DOWNTO 0)”，這意味著每個(gè)輸入實(shí)際上都是一個(gè)8位總線，其位編號(hào)從7到0，其中第七位是MSB。同樣，SEL端口被定義為4位輸入，RES端口被定義為8位輸出。

創(chuàng)建算術(shù)邏輯單元電路的VHDL行為架構(gòu)

現(xiàn)在我們需要設(shè)計(jì)電路的結(jié)構(gòu)或行為。我們將使用三個(gè)輸入或端口A、B和Sel創(chuàng)建一個(gè)過程。

在此過程中，我們可以調(diào)用“case-when”語句（類似于其他編程語言中的“switch-case”），其中我們檢查端口SEL的狀態(tài)。SEL值是ALU的操作碼，它決定了需要在端口A和B上接收的兩個(gè)8位數(shù)字之間執(zhí)行的操作。

這是在語句的“當(dāng)XXXX =>”部分完成的，其中XXXX表示SEL的二進(jìn)制狀態(tài)（介于0000和1111之間的位置）。每個(gè)狀態(tài)都分配給一個(gè)相應(yīng)的ALU操作，該操作使用端口A和B上接收到的值執(zhí)行。輸出在端口RES上寫出。

在此之后，我們可以結(jié)束“case”語句、流程和行為架構(gòu)，并以此結(jié)束我們項(xiàng)目的代碼部分。

在上面的代碼中，我包含了一些最常見的算術(shù)和邏輯操作，以及一些隨機(jī)的操作，并注釋了每個(gè)操作的作用。在這里，你可以替換和包含任何你想要的任意算術(shù)或邏輯操作！

引腳映射

代碼完成后，我們需要做的第一件事就是編譯它。這可以通過進(jìn)入“處理 -> 開始編譯”來完成。如果一切編譯正確，我們不應(yīng)該收到任何錯(cuò)誤消息，盡管我們可能會(huì)收到一些可以忽略的警告。

接下來，我們需要將之前為實(shí)體定義的端口連接到Altera開發(fā)板上的物理引腳。我們將通過Quartus的Pin Planner工具來完成此操作，該工具可通過“Assignments -> Pin Planner”訪問

引腳規(guī)劃工具包含：

使用中的芯片（本例中為EPM240）的視覺表示。

描述每種引腳類型的引腳圖例。

一個(gè)包含我們實(shí)體端口中每個(gè)單獨(dú)節(jié)點(diǎn)的表格。在這個(gè)表格中，我們可以通過在“位置”列的相應(yīng)行中寫出每個(gè)節(jié)點(diǎn)，將其連接到專用引腳。

表1包含我生成的引腳分配表。

表1. ALU的Quartus引腳映射表

將代碼上傳到Altera開發(fā)板

一旦我們將每個(gè)輸入和輸出分配給一個(gè)引腳，就需要再次編譯代碼。如果沒有彈出錯(cuò)誤消息，我們就可以繼續(xù)將其上傳到Altera MAX II。

為此，我們首先必須通過板上的桶形插孔將板子本身連接到5 V電源。接下來，我們必須通過JTAG端口將其連接到USB Blaster，然后使用迷你USB插孔將USB Blaster連接到我們的計(jì)算機(jī)（圖8）。

Altera板和USB Blaster連接。

?圖8。更改板和USB噴砂機(jī)連接。圖片由KristijanNelkovski提供

然后，我們可以通過進(jìn)入“工具->編程器”并檢查“編程/配置”來運(yùn)行編程器，如圖9所示。然后我們需要打開“硬件設(shè)置”，選擇“USB Blaster”作為我們的“可用硬件項(xiàng)”（我們的程序員），然后點(diǎn)擊“開始”，我們的代碼將被上傳到Altera MAX II。

Quartus編程器屏幕

?圖9。Quartus編程器屏幕。圖片由KristijanNelkovski提供

印刷電路板電路圖

圖10所示為我們的電路圖。每個(gè)LED都通過一個(gè)限流電阻連接到一個(gè)輸出針腳。連接到輸入引腳的DIP開關(guān)的每個(gè)觸點(diǎn)也通過電阻網(wǎng)絡(luò)被下拉到地（在定制PCB上，這些電阻網(wǎng)絡(luò)隱藏在DIP開關(guān)的下面）。

帶開關(guān)輸入和LED輸出的定制PCB電路圖

?圖10。帶開關(guān)輸入和LED輸出的定制PCB電路圖。圖片由KristijanNelkovski提供

在把所有的東西都接好并用5V給Altera板供電之后，我們可以通過在我們的操作端口上輸入數(shù)字并將操作模式切換到我們喜歡的任何操作來看到ALU的動(dòng)作。發(fā)光二極管顯示結(jié)果，如圖1所示。

ALU項(xiàng)目物料清單

表2為本工程的材料清單。

?表2。材料清單

輪到你了！

在這個(gè)項(xiàng)目中，我們用VHDL語言創(chuàng)建了一個(gè)8位ALU電路，并在CPLD開發(fā)板上運(yùn)行。這里，我的目標(biāo)是介紹可編程邏輯，并為使用真正的硬件組件而不是圖表和計(jì)算機(jī)模擬的FPGA組件打開大門。

如果重復(fù)此項(xiàng)目，則可以很容易地向ALU的VHDL操作中添加額外的操作碼。還可以修改電路設(shè)計(jì)以輸出和顯示狀態(tài)代碼。在以下評(píng)論中分享您的想法或項(xiàng)目！