異質異構Chiplet正成為后摩爾時代AI海量數據處理的重要技術路線之一，正引起整個半導體行業(yè)的廣泛關注，但這種方法要真正實現(xiàn)商業(yè)化，仍有賴于通用標準協(xié)議、3D建模技術和方法等。然而，以拓展摩爾定律為標注的模擬類比芯片技術，在非尺寸依賴追求應用多樣性、多功能特點的現(xiàn)實需求，正在推動不同半導體材料的異質集成研究。

為此，復旦大學微電子學院張衛(wèi)教授、江南大學集成電路學院黃偉教授合作開展了Si CMOS+GaN單片異質集成的創(chuàng)新研究，并在近期國內重要會議上進行報道。復旦大學微電子學院研究生杜文張、何漢釗、范文琪等同學承擔了相關研究工作。

前 言

氮化鎵（GaN）憑借其遠超硅（Si）的高功率密度和效率優(yōu)勢，基于高達 537 的巴利加優(yōu)值（相較于 Si 的 1），已然成為人工智能 GPU 和 CPU 供電的核心關鍵技術，在半導體領域備受矚目。然而，當下 GaN 集成技術仍存在諸多局限。一方面，GaN HEMT 僅能作為 N 型晶體管運行，致使器件功能多樣性匱乏，難以充分滿足復雜的集成電路設計需求；另一方面，在電源應用場景中，由于所有 GaN HEMT 均生長于同一 Si 襯底，缺乏有效的電壓隔離措施，高低壓器件兼容性問題嚴峻，極大限制了其應用拓展。

為化解 GaN 功率集成困境，業(yè)界將目光聚焦于晶圓到晶圓鍵合（即異構轉移、異構鍵合）技術，該技術作為小芯片 UCIe 標準的關鍵環(huán)節(jié)，成為實現(xiàn) 3D 集成最直接有效的路徑之一。H.W. Then[1]等人開創(chuàng)性地在 Si (111) 襯底上，通過層轉移和鍵合氧化物隔離技術，成功實現(xiàn)了 Si PMOS 晶體管（頂部層間電介質）堆疊于 GaN NMOS 晶體管（底部層間電介質）的 300mm 3D 順序單片集成，大幅提升了數字信號處理中的射頻開關優(yōu)值。但此方案存在固有缺陷，多層間大量的互連金屬線在高頻運行時，不僅顯著降低開關頻率，還會大幅增加寄生損耗；此外，底層的有源器件承受巨大垂直應力，而 GaN 材料對該應力極為敏感，致使器件失效風險急劇攀升。

鑒于此，作為材料定義系統(tǒng)中的顛覆性技術，GaN HEMT 與 Si CMOS 的異質集成應運而生，旨在攻克 RC 寄生效應及復雜應力機制難題，尤其聚焦于 GaN 集成電路設計創(chuàng)新。W.E. Hoke [2]團隊曾提出 GaN 和 SOI CMOS 的異質集成方案，借助低溫 GaN 分子束外延（MBE）生長技術，有效降低高溫工藝對 Si 器件的不良影響，并在高速 ADC 的高增益放大電路中，初步實現(xiàn)晶體管電路級別的相關功能。J. Ren 等人則另辟蹊徑，開發(fā)出高壓 GaN HEMT 與低壓 Si MOSFET 異構集成的共源共柵結構，顯著削減了兩者離散器件間互連的寄生效應。但該方案需對整個異質集成工藝進行大幅調整，如特意將 CMOS 源漏（S/D）摻雜工藝推遲至 GaN 外延工藝之后，以最大程度降低高溫過程中 PN 結深度及摻雜分布的波動。

面對上述異質集成瓶頸，本研究率先針對 6 英寸Si (111)外延片上開展 GaN/CMOS 集成電路（涵蓋 5V CMOS、20V CMOS、GaN HEMT 等關鍵部件）研究，力求在嚴格遵循 Si 和 GaN 工藝潔凈度標準的前提下，全力滿足集成電路集成應用的嚴苛要求。在此過程中，重點聚焦于幾大核心難題：高質量圖形化 GaN 外延生長技術攻關、材料與器件多物理場耦合建模、平臺化工藝及器件創(chuàng)新研發(fā)等。

以下為論文介紹：

一、平臺化工藝

本研究基于 6 英寸 As 摻雜的硅 <111> 襯底的n 型外延片開發(fā)異質集成晶圓研究工作，該外延適配 GaN 外延生長需求。依據半導體工藝嚴苛的潔凈度準則以及集成電路對多樣化器件功能的迫切訴求，將精心構建的 Si CMOS/GaN 1P2M 異質集成平臺工藝巧妙拆解為三大核心模塊：Si 工藝模塊（Module 1），專注于實現(xiàn)邏輯控制、電路保護及高壓驅動等基礎功能；GaN 外延工藝模塊（Module 2），全力打造高質量選擇性 AlGaN/GaN 外延層，為后續(xù)平臺化工藝筑牢根基；GaN 工藝模塊（Module 3），旨在實現(xiàn)高壓 GaN HEMT 器件制備及全流程集成優(yōu)化。歷經重重挑戰(zhàn)，最終制備出系列平臺化器件，涵蓋 5V/20V 高低壓 CMOS 及 GaN HEMT，全面滿足異質集成電路集成需求。

Fig. 1.1. Cross section of Platformed device.

Fig. 1.2. Heterogeneous integrated GaN HEMT - Si CMOS (a) Layout image of one cell. The green areas are GaN HEMTs; the other areas are Si CMOS (b) 4~6-inch wafer image.

在整個異質集成工藝推進過程中，兩大關鍵學術及工程技術難題亟待攻克：其一，全力攻克 Si CMOS 與 GaN 器件間的工藝兼容性難題，實現(xiàn)高效功率集成；其二，深入剖析 Module 2 中 GaN 外延材料應力對 Si CMOS 器件性能的潛在影響，創(chuàng)新性地提出應力誘導 Si 晶格畸變模型，并對晶格應力作用下溝道區(qū)域載流子遷移率模型展開深度挖掘與解析。

二、 平臺化器件

為嚴謹驗證 GaN 與 Si CMOS 單晶圓集成的可行性，研究團隊對所有器件展開全面電氣性能測試。從圖 3.1 (a) 所示的典型 PMOS 轉移特性曲線中清晰可見，其閾值電壓精準穩(wěn)定在 -0.7 V 左右，導通態(tài)電流密度Ion高達 2.5 mA/mm，展現(xiàn)出卓越的電學性能。與此同時，圖 3.1 (b) 直觀呈現(xiàn)出 20 V 和 5 V PMOS 器件（尺寸為 40×100μm）的微觀圖像及輸出特性曲線，為深入研究其工作機制提供了詳實數據支撐。借助專業(yè)的 TCAD 模擬技術，進一步繪制出高低壓 PMOS 在導通及關斷狀態(tài)下的電場分布圖（如圖 3.2 所示），猶如精準導航圖，為后續(xù)高壓器件設計優(yōu)化指明方向，助力工程師們精準定位改進關鍵點。

Fig. 2.1.transfer characteristics of (a) 20V PMOS, (b) the image of 20 V and 5 V PMOS, output characteristics of (c) 20 V PMOS and (d) 5 V PMOS.

體 PN 二極管與雙極結型晶體管（BJT）作為高性能模擬電路的關鍵基石，其性能表現(xiàn)同樣至關重要。從圖 2.2 展示的 PN 二極管 I-V 特性曲線可知，其正向電壓（VF）約為 0.72V，且通過 Sentaurus T-CAD 模擬器精準揭示出摻雜濃度分布細節(jié)，為工藝優(yōu)化提供關鍵線索。而圖 2.3 呈現(xiàn)的 PNP 和 NPN 晶體管的 Gummel 曲線，則以直觀的數據走勢有力證明了兩類 BJT 均具備高電流增益特性，經精確提取計算，其平均 β 值分別達 260 和 300，彰顯出在模擬電路應用中的巨大潛力。

Fig. 2.2.(a) I-V characteristics of the Bulk PN diode, (b) The doping concentration distribution from Sentaurus T-CAD Simulator.

Fig. 2.3. (a) Gummel curve of pnp transistor, (b) Gummel curve of npn transistor.

圖 2.4 聚焦于選擇性生長的、厚度約 3 μm 的 GaN 外延層上制備的柵寬為 (2×50)μm 的 HEMT 器件，詳細展示其輸出及轉移特性曲線。令人矚目的是，該器件在 VGS = 4.0V 時，最大漏極電流飆升至 700 mA/mm，充分展現(xiàn)出高電流密度承載能力；其閾值電壓（VTH）精準定位在 -3V（定義于 IDS = 1 mA/mm 處），且比導通電阻（Ron,sp）低至 9.26 mΩ?cm2，各項關鍵指標全面超越傳統(tǒng) Si 功率器件，標志著 GaN 基功率器件性能的重大飛躍。

Fig. 2.4. output and transfer characteristics of the HEMT with a gate width of (2×50) μm.

三、多晶GaN材料應力與Si MOS的多物理場耦合

在 GaN/Si CMOS 單片異質集成這一復雜精妙的系統(tǒng)中，應力因素宛如一把雙刃劍，其影響深遠且微妙，深刻左右著不同器件在該特殊環(huán)境下的物理機制表現(xiàn)，堪稱理解整個系統(tǒng)運行奧秘的關鍵密碼。

為從理論根源深度剖析該系統(tǒng)應力分布規(guī)律及其對器件性能的內在作用機制，研究團隊傾盡全力構建出一套專門針對工藝過程中外延誘生的多晶氮化物層對 Si PMOS 器件影響的應力生成分析模型。該模型架構精巧，由應力生成模型、應力分析模型緊密交織而成，兩者相輔相成，其內在關聯(lián)邏輯在圖 3.1 (a) 中得以清晰呈現(xiàn)，為后續(xù)深入研究鋪就堅實理論基石。

通過圖 3.1 (b) 可直觀看出不同情形下溝道方向應力分布差異，對比常規(guī)器件、本研究器件以及無氮化物覆蓋的本研究器件三種場景，恰似一場微觀應力世界的 “對比實驗”。由于氮化物與體硅之間存在顯著熱失配和晶格失配，生長于硅表面的氮化物在綜合考慮上述各類應變時，會不可避免地產生不可小覷的應力，并迅速向下傳遞至底層體硅器件，如同漣漪擴散般精準影響到 PMOS 溝道內的電子傳輸特性。當去除氮化物覆蓋后，本研究器件與常規(guī)器件表現(xiàn)出高度相似性；而一旦引入氮化物工藝，PMOS 溝道方向即刻產生強大拉伸應力，如同給器件性能施加強力 “催化劑”，對 PMOS 輸出特性產生深遠影響，這一理論分析結果與實際氮化物作用效果高度吻合，強有力地印證了氮化物應變分析在該單片異質集成系統(tǒng)中對體硅 PMOS 器件研究的關鍵重要性。

在成功搭建應力生成模型之后，緊接著需深度解密應力影響器件性能的微觀機制。圖 3.1 (a) 右側的模型示意圖宛如精密機械鐘表內部構造圖，清晰呈現(xiàn)出這一復雜過程?？傮w而言，借助經典的 k-p 微擾法精準量化應力對 MOS 器件的作用效果。首先，精心構建體硅價帶在常態(tài)下的 E-k 關系模型，宛如繪制出微觀世界的能量 “地圖”；隨后巧妙引入應變生成的形變勢場，精準添加應變哈密頓量，成功搭建應力作用下全新的 E-k 關系模型，為后續(xù)參數計算筑牢根基?；诖讼冗M模型，精準獲取價帶頂能級分裂能、空穴有效質量等關鍵參數，并將聲學聲子散射、谷間散射、電離雜質散射等相關散射機制納入考量范疇，全方位構建起硅中空穴遷移率與應力關系的精準數學模型。

Fig. 3.1.(a) Schematic of the analysis model, (b) the stresses in the channel direction for three different cases.

結論

綜上所述，本創(chuàng)新性平臺成功匯聚一系列高性能平臺化器件，涵蓋集成 Si - CMOS、PN 二極管、BJT 以及 GaN HEMT 等多元關鍵組件。通過對完整芯片工藝全方位優(yōu)化打磨，如同雕琢璞玉般精心挖掘 Si 和 GaN 工藝獨特優(yōu)勢，使其相互輝映、相得益彰，實現(xiàn)了 1 + 1 > 2 的協(xié)同效應。更為關鍵的是，本研究開創(chuàng)性地達成 GaN/Si CMOS 單片異質集成可行性的初步驗證，為異質異構、異質集成如何協(xié)同發(fā)展和建立相應的生態(tài)鏈提供有益的探索。