電子熔絲在計(jì)算機(jī)應(yīng)用中的優(yōu)勢

圖3 5V及12V熔絲的系統(tǒng)原理圖

電子熔絲最少需要1個(gè)外部元件。電流感測電阻是必需的，且必需選擇這電阻來設(shè)定限流至所期望的電平。可以增加其他元件來改變器件的功能。這些元件有內(nèi)部壓擺率(dv/dt)控制電路，會在約1.5ms的時(shí)間間隔內(nèi)提升輸出電壓。在dv/dt引腳至地間增加外部電容還能延長這時(shí)間。也能夠使用啟用(enable)引腳至地間的開漏極晶體管來控制這器件。

電子熔絲設(shè)計(jì)為默認(rèn)導(dǎo)通狀態(tài)。只有三種條件會導(dǎo)致它們關(guān)閉，否則FET會啟用。這些條件是：

①達(dá)到了熱限制值；
②輸入電壓不符合欠壓鎖定(UVLO)要求；
③啟用(enable)引腳拉至低電平。

如果上述條件一個(gè)都沒有符合，這器件將處理于導(dǎo)通狀態(tài)，為負(fù)載提供電流。

2過壓鉗位
過壓鉗位功能保護(hù)負(fù)載免受可能損害其電路的輸入瞬態(tài)的影響。輸出電壓達(dá)到電路設(shè)定點(diǎn)(12V器件的額定電壓為15V，5V器件的額定電壓為6.7V)，主FET的柵驅(qū)動將減小，器件將充當(dāng)線性穩(wěn)壓器工作。只要未達(dá)到熱動作限制值，這種工作模式就能夠無限地維持。過壓電路不會直接關(guān)閉器件。這特性使這芯片能夠保護(hù)負(fù)載免受過壓瞬態(tài)影響，同時(shí)使負(fù)載能持續(xù)工作。

圖4中，應(yīng)用了持續(xù)時(shí)間數(shù)毫秒(ms)的25V瞬態(tài)，輸出電壓鉗位至安全的電平。只要瞬態(tài)存在，這電路就一直鉗位，只是芯片耗散的功率會有不同。

圖4 12V電子熔絲對25V浪涌的瞬態(tài)響應(yīng)

3啟用(enable)電路
啟用電路使用戶能夠控制器件，并在發(fā)生熱關(guān)閉時(shí)提供信號。這是一種三態(tài)信號，同時(shí)發(fā)送及接收信息，能夠監(jiān)測這信號以檢測芯片的狀態(tài)。如果用戶選擇不用這個(gè)引腳，它只需保留在開路狀態(tài)，器件會自己控制。

圖5顯示的是這電路的信號電平，而圖6顯示的是等效原理圖。在正常工作中，內(nèi)部電流源將啟用引腳上拉至4.3V。如果發(fā)生熱故障，由于過大直流電流、限流或過壓保護(hù)原因，這器件將關(guān)閉，熱邏輯將把這信號下拉至1.6V電平。

圖5 啟用/故障信號電平

這電平能夠由微處理器或其他電路來監(jiān)測并提示發(fā)生了熱關(guān)閉。啟用引腳下拉至地時(shí)熱閂鎖會復(fù)位。熱釋放完畢后，芯片將重啟。

圖3所示電路中，二者的啟用引腳連接在一起。這些芯片的設(shè)計(jì)支持3個(gè)器件連接在一起，啟用引腳將使這些芯片能相互通信。如果任何一個(gè)芯片進(jìn)入熱關(guān)閉狀態(tài)，所有連接在一起的器件都將關(guān)閉，直到啟用引腳拉至低電平前。啟用引腳拉至低電平將會把熱過載的芯片上的閂鎖復(fù)位，且所有芯片都將同時(shí)導(dǎo)通。

4 dv/dt(slew率控制)電路
為了控制系統(tǒng)的導(dǎo)通浪涌電流及電子熔絲負(fù)載的電壓，集成了dv/dt電路來提升輸出電壓。控制輸出電容兩端電壓的dv/dt率會迫使恒定電流流動，直至輸出電壓等于輸入電壓。

內(nèi)部電容設(shè)定5 V電子熔絲的上升時(shí)間(ramp time)為1.4ms，而設(shè)定12V器件的上升時(shí)間為0.9ms。若有需要，在這引腳上增加額外的電容能延長上升時(shí)間至數(shù)百毫秒。

5 UVLO
芯片的輸入處于安全范圍之前，內(nèi)部欠壓鎖定(UVLO)電路將關(guān)閉輸出。12V電子熔絲的UVLO設(shè)定為8.5V，而5V器件設(shè)定為3.6V。

6 熱保護(hù)
裸片上熱保護(hù)功能使這些器件極為堅(jiān)固。這功能監(jiān)測功率FET的溫度，并在溫度達(dá)到關(guān)閉點(diǎn)的事件中啟動熱關(guān)閉。這就保證FET工作在安全區(qū)域(SOA)。結(jié)合這個(gè)功能及限流電路，這些器件唯一的失效模式就是超過額定輸入電壓。

圖6 啟用/故障內(nèi)部電路

目前的器件有熱閂鎖電路，在發(fā)生熱故障時(shí)會關(guān)閉器件。然后芯片能通過下拉啟用引腳至地并釋放熱，或是重新啟動輸入電源來重啟。

結(jié)語
在眾多應(yīng)用中，電子熔絲有明顯的優(yōu)勢。對于較大電流的應(yīng)用，低導(dǎo)通阻抗垂直MOSFET的優(yōu)勢是設(shè)計(jì)人員在下一個(gè)設(shè)計(jì)中考慮選擇電子熔絲方案的另一個(gè)原因。