基于SRAM和DRAM結(jié)構(gòu)的大容量FIFO的設(shè)計(jì)

1 引言
FIFO(First In First Out)是一種具有先進(jìn)先出存儲(chǔ)功能的部件，在高速數(shù)字系統(tǒng)當(dāng)中通常用作數(shù)據(jù)緩存。在高速數(shù)據(jù)采集、傳輸和實(shí)時(shí)顯示控制領(lǐng)域中，往往需要對(duì)大量數(shù)據(jù)進(jìn)行快速存儲(chǔ)和讀取，而這種先進(jìn)先出的結(jié)構(gòu)特點(diǎn)很好地適應(yīng)了這些要求，是傳統(tǒng)RAM無(wú)法達(dá)到的。
許多系統(tǒng)都需要大容量FIFO作為緩存，但是由于成本和容量限制，常采用多個(gè)FIFO芯片級(jí)聯(lián)擴(kuò)展，這往往導(dǎo)致系統(tǒng)結(jié)構(gòu)復(fù)雜，成本高。本文分別針對(duì)Hynix公司的兩款SRAM和DRAM器件，介紹了使用CPLD進(jìn)行接口連接和編程控制，來(lái)構(gòu)成低成本、大容量、高速度FIFO的方法。該方法具有通用性，可以方便地移植到與其他RAM器件相連的應(yīng)用中去。

2 基于SRAM的設(shè)計(jì)與實(shí)現(xiàn)
2.1 SRAM結(jié)構(gòu)芯片HY64UDl6322A
靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM(Static Random Access Memory)是一種非常重要的易失性存儲(chǔ)器，它的速度非?？?，并且能在快速讀取和刷新時(shí)保持?jǐn)?shù)據(jù)完整性。本系統(tǒng)SRAM器件采用Hynix公司的HY64UDl6322A。HY64UDl6322A是高速、超低功耗32Mbit SRAM，內(nèi)部具有2 097 152個(gè)16 bit字容量。采用了CMOS制造工藝、TTL電平接口以及三態(tài)輸出，具有較大的輸入電壓和溫度范圍。同時(shí)HY64UDl6322A支持DPD(Deep Power Down)模式，保證其在待機(jī)模式下功耗進(jìn)一步降低。
2.2 系統(tǒng)硬件設(shè)計(jì)
整個(gè)系統(tǒng)采用CPLD作為控制核心器件。CPLD選用Altera公司的MAX7128AETCl00-5。MAX7128基于Altera公司第二代MAX乘積項(xiàng)結(jié)構(gòu)，是采用CMOS EEPROM技術(shù)制造的EPLD，它集成了2 500個(gè)可用門(mén)，128個(gè)宏單元以及100個(gè)I/0引腳。
圖1是HY64UDl6322A內(nèi)部結(jié)構(gòu)以及與CPLD接口設(shè)計(jì)的系統(tǒng)連接圖?？梢钥闯?，HY64UDl6322A由地址譯碼、邏輯控制模塊以及大容量存儲(chǔ)陣列組成。CPLD接收到FIFO控制信號(hào)，按照該SRAM讀寫(xiě)時(shí)序要求完成相應(yīng)的讀寫(xiě)操作，再通過(guò)所構(gòu)造FIFO的數(shù)據(jù)輸入輸出和狀態(tài)控制接口返回。

2.3 指針?biāo)惴ǔ绦蛟O(shè)計(jì)
系統(tǒng)采用CPLD作為總控制器件。根據(jù)FIFO的特點(diǎn)，需要將SRAM按地址存儲(chǔ)用程序控制成先進(jìn)先出的結(jié)構(gòu)。這里采用指針?biāo)惴▉?lái)實(shí)現(xiàn)這種結(jié)構(gòu)設(shè)計(jì)：設(shè)置兩個(gè)指針變量StartPos和EndPos，分別作為進(jìn)入數(shù)據(jù)頭尾指針。當(dāng)有新數(shù)據(jù)寫(xiě)入時(shí)，數(shù)據(jù)從上一次存儲(chǔ)最后位置的下一個(gè)位置開(kāi)始存放，存入一個(gè)數(shù)據(jù)，EndPos就自動(dòng)加1，保持與最后數(shù)據(jù)位置同步。當(dāng)EndPos超過(guò)整個(gè)RAM的最大容量(RAM_SIZE)時(shí)，就需要循環(huán)返回，從0x000位置存放，一直到EndPos與StartPos重合，這時(shí)可以認(rèn)為RAM已經(jīng)存滿。同理，讀出數(shù)據(jù)時(shí)，起始位置StartPos自動(dòng)加1。當(dāng)StartPos超過(guò)整個(gè)RAM的最大容量時(shí)，就從0x000位置讀取，一直到StartPos與EndPos重合，這時(shí)可以認(rèn)為RAM已經(jīng)讀空。在這兩個(gè)過(guò)程當(dāng)中，CPLD需要對(duì)地址線進(jìn)行控制，不難發(fā)現(xiàn)，寫(xiě)數(shù)據(jù)的時(shí)候Address與EndPos一致，讀數(shù)據(jù)的時(shí)候Address與StartPos一致。圖2是整個(gè)系統(tǒng)寫(xiě)和讀時(shí)序控制的流程圖。

2.4 時(shí)序控制
寫(xiě)入數(shù)據(jù)的時(shí)候，CPLD需要模擬FIFO基本的寫(xiě)操作時(shí)序：CPLD接收到nWEN(寫(xiě)使能，低有效)和WCLK(寫(xiě)時(shí)鐘，上升沿有效)，即當(dāng)nWEN為低，WCLK為上升沿時(shí)，將當(dāng)前I/O上的數(shù)據(jù)寫(xiě)入。在數(shù)據(jù)寫(xiě)入RAM的時(shí)候，CPLD應(yīng)按照HY64UDl6322A的寫(xiě)時(shí)序來(lái)控制寫(xiě)操作。這里，CPLD首先按照上述流程計(jì)算出當(dāng)前數(shù)據(jù)應(yīng)存放的地址，然后控制nWE信號(hào)，nWE為低時(shí)，數(shù)據(jù)自動(dòng)寫(xiě)入RAM。然后再寫(xiě)下一位數(shù)據(jù)。整個(gè)寫(xiě)時(shí)序如圖3所示。

同理，CPUD接收到nREN(讀使能，低有效)和RLCK(讀時(shí)鐘，上升沿有效)時(shí)，將最先寫(xiě)入的數(shù)據(jù)讀出。這里，CPLD首先按照讀數(shù)據(jù)流程計(jì)算出當(dāng)前讀出數(shù)據(jù)存放地址，然后控制nOE信號(hào)(低電平有效)，數(shù)據(jù)自動(dòng)讀出RAM。然后再進(jìn)行下一位數(shù)據(jù)讀
出操作。
可以看出，影響所構(gòu)建FIFO讀寫(xiě)速度的關(guān)鍵因素是tWC，該參數(shù)也是決定HY64UDl6322A速度的主要因素，因此，所構(gòu)建FI-F0的理論速率應(yīng)該接近HY64UDl6322A的速率。

3 基于DRAM的設(shè)計(jì)與實(shí)現(xiàn)
3.1 DRAM結(jié)構(gòu)芯片HY57V281620E
一般來(lái)說(shuō)，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器DRAM(Dynamic Random Access Memory)是由大的矩形存儲(chǔ)單元陣列與用來(lái)對(duì)陣列讀和寫(xiě)的支持性邏輯電路，以及維持存儲(chǔ)數(shù)據(jù)完整性的刷新電路組成。盡管操作較SRAM復(fù)雜，但由于DRAM具有每存儲(chǔ)位單元低成本和高密度的優(yōu)點(diǎn)，使得它們成為商業(yè)領(lǐng)域最廣泛使用的半導(dǎo)體存儲(chǔ)器。本系統(tǒng)的DRAM芯片采用Hynix公司的134 217 728 bit同步DHY57V281620E。它由4塊2 097 152x16 bit組成。采用了CMOS制造工藝，LVTTL電平接口。
3.2 系統(tǒng)硬件設(shè)計(jì)
同樣采用MAX7128AETCl00-5完成系統(tǒng)控制。圖4是HY57V281620E內(nèi)部結(jié)構(gòu)以及與CPLD接口的系統(tǒng)連接圖。接口控制原理類(lèi)似2.2所述。不同的是，HY57V281620E內(nèi)部由行列地址譯碼、多塊大容量存儲(chǔ)單元陣列和一些邏輯控制模塊組成。

3.3 程序設(shè)計(jì)
這里，主要采用2.3中設(shè)立頭尾兩個(gè)指針的思想。與SRAM不同的是，DRAM采用的矩形存儲(chǔ)單元陣列是由行線和列線來(lái)控制，并且內(nèi)部采用分塊結(jié)構(gòu)，這里HY57V281620E由4塊存儲(chǔ)單元組成，通過(guò)BAl和BA0來(lái)控制。在寫(xiě)數(shù)據(jù)操作的時(shí)候，當(dāng)存放數(shù)據(jù)長(zhǎng)度超過(guò)當(dāng)前存儲(chǔ)單元容量時(shí)，需要CPLD切換至下一存儲(chǔ)塊進(jìn)行存儲(chǔ)，同樣，讀操作的時(shí)候也存在這種操作，即如果StartPos或者EndPos超過(guò)了存儲(chǔ)塊容量，這里是2 097 152，則通過(guò)一個(gè)模4計(jì)數(shù)器控制切換至下一個(gè)存儲(chǔ)塊。
3.4 時(shí)序控制
寫(xiě)入(或讀出)數(shù)據(jù)的時(shí)候，CPLD需要模擬FI-FO基本的寫(xiě)(或讀)操作時(shí)序：CPLD接收到nWEN(nREN)和WCLK(RCLK)，即當(dāng)nWEN(nREN)為低，WCLK(RCLK)為上升沿時(shí)，將當(dāng)前I/O上的數(shù)據(jù)寫(xiě)入(讀出)。在數(shù)據(jù)寫(xiě)入(讀出)RAM的時(shí)候，CPLD應(yīng)按照HY57V281620E器件的寫(xiě)(讀)時(shí)序來(lái)控制寫(xiě)(讀)操作：CPLD首先控制nRAS從高電平變至低電平，選擇行地址。再通過(guò)控制nCAS選擇列地址。這里，當(dāng)寫(xiě)入(或讀出)數(shù)據(jù)在同一塊當(dāng)中進(jìn)行，可以保持nRAS低電平，連續(xù)選擇多列數(shù)據(jù)操作(也稱(chēng)作快頁(yè)模式讀寫(xiě))。當(dāng)數(shù)據(jù)地址超過(guò)塊容量，則需要重新選擇行地址，然后再進(jìn)行連續(xù)多列數(shù)據(jù)讀寫(xiě)操作。讀寫(xiě)使能控制和SRAM類(lèi)似，通過(guò)nOE和nWE(低有效)來(lái)控制。
圖5是DRAM主要讀寫(xiě)控制時(shí)序?？梢钥闯?，影響所構(gòu)建FIFO讀寫(xiě)速度的主要因素是tPC，這也是決定DRAM速率的關(guān)鍵所在，因此，所構(gòu)建FIF0的理論速度也應(yīng)該接近DRAM最高頻率。同時(shí)，還必須考慮DRAM的刷新操作。這里，系統(tǒng)采用nCAS先于nRAS的方式(CBR)，即控制nCS、nCAS、nRAS，并保持nWE為高電平，利用芯片內(nèi)部計(jì)數(shù)器決定要被刷新的行。HY57V281620E提供了這種自刷新模式，刷新速率由tREF來(lái)決定，通常為64 ms。在系統(tǒng)或某存儲(chǔ)塊長(zhǎng)時(shí)間無(wú)操作的情況下，需要定時(shí)刷新，以保持?jǐn)?shù)據(jù)完整。

4 實(shí)驗(yàn)結(jié)果和分析
圖6是用QuartusⅡ4.O根據(jù)2.3中設(shè)立的頭尾指針?biāo)惴ㄔO(shè)計(jì)仿真出來(lái)的時(shí)序波形。

可以看出，系統(tǒng)從0x000底開(kāi)始寫(xiě)數(shù)據(jù)，當(dāng)寫(xiě)入3個(gè)數(shù)據(jù)時(shí)，EndPos增加到Ox003，再進(jìn)行3個(gè)數(shù)據(jù)讀操作，即StartPos增加到0x003，此時(shí)，所構(gòu)建的FIFO是讀空狀態(tài)，可以看到讀空信號(hào)Empty在這時(shí)變?yōu)楦唠娖?，達(dá)到FIFO設(shè)計(jì)所需要求。
還需要注意：由于所采用的RAM只采用一個(gè)數(shù)據(jù)總線作為輸入輸出，因此在寫(xiě)數(shù)據(jù)的時(shí)候不能進(jìn)行讀操作。而常用FIFO器件可以同時(shí)讀寫(xiě)。所以，如果要在同一時(shí)間內(nèi)進(jìn)行讀和寫(xiě)操作，那么需要在一個(gè)FIFO讀寫(xiě)時(shí)鐘周期內(nèi)對(duì)RAM進(jìn)行讀寫(xiě)等多個(gè)操作，這時(shí)所構(gòu)建的FIFO速率將降低。
此外，在與DRAM構(gòu)建高速FIFO時(shí)，由于存儲(chǔ)塊選擇需要一定時(shí)間操作，因此跨塊存儲(chǔ)操作在頻率較高時(shí)會(huì)影響正常的數(shù)據(jù)讀寫(xiě)，出現(xiàn)個(gè)別數(shù)據(jù)丟失情況。而且當(dāng)某段時(shí)間進(jìn)行刷新操作時(shí)，有突發(fā)數(shù)據(jù)需要讀或?qū)?，這時(shí)不允許中斷。解決這種問(wèn)題的辦法是用一個(gè)I/O引腳(nREADY)標(biāo)識(shí)出當(dāng)前所構(gòu)建的FIFO是否可讀寫(xiě)，如果有上述情況發(fā)生，則nREADY為高，可以讀寫(xiě)時(shí)為低。
常用的FIFO器件還有半滿、接近滿、接近空等狀態(tài)指示，可以在上述構(gòu)建FIFO的基礎(chǔ)上加上簡(jiǎn)單的邏輯控制，計(jì)算StartPos和EndPos之間的差值，根據(jù)當(dāng)前是寫(xiě)操作還是讀操作來(lái)指示。其他狀態(tài)信號(hào)也可以通過(guò)CPLD經(jīng)由邏輯運(yùn)算很方便地實(shí)現(xiàn)。同時(shí)，讀和寫(xiě)同步時(shí)鐘可以不一致，這樣就可以很方便地構(gòu)成同步或者異步兩種FIFO，具有很好的可擴(kuò)展性。

5 結(jié)束語(yǔ)
現(xiàn)在，SRAM的數(shù)據(jù)傳輸速率可以達(dá)到10 ns以內(nèi)，DRAM要比SRAM稍慢一些。因此，SRAM通常用于高速緩沖存儲(chǔ)，而DRAM則通常用來(lái)存儲(chǔ)較大的數(shù)據(jù)。從成本來(lái)考慮，DRAM比SRAM成本要低得多。
采用本文給出的結(jié)構(gòu)和設(shè)計(jì)思想，避免了以往主CPU接管RAM時(shí)的一系列復(fù)雜讀寫(xiě)操作，而直接類(lèi)似FIFO使用，接口簡(jiǎn)單方便，而且避開(kāi)了傳統(tǒng)FIFO器件容量和成本的限制。本文通過(guò)理論分析，實(shí)際電路設(shè)計(jì)調(diào)試，已成功實(shí)現(xiàn)用兩種不同結(jié)構(gòu)的RAM構(gòu)建FIF0，并應(yīng)用于多個(gè)實(shí)時(shí)高速信號(hào)采集系統(tǒng)中。