OTN幀頭定位電路優(yōu)化研究

　　OTUk幀結(jié)構(gòu)是以字節(jié)為定位基準(zhǔn)的。但是在Serdes將串行數(shù)據(jù)轉(zhuǎn)換為64bit并行數(shù)據(jù)后，只是將64個bit隨機的放在一起，并不是按字節(jié)對齊的，所以在Serdes電路后邊，緊跟著的是一個將64bit隨機排列的數(shù)據(jù)按字節(jié)對齊的方式重新處理的電路。

　　傳統(tǒng)的幀定位方法

　　在Serdes后邊的并行數(shù)據(jù)側(cè)，48bit的FAS信號，可能處于一個時鐘周期的64個bit內(nèi)，也可能處于兩個連續(xù)的64個bit數(shù)據(jù)中，所以需要在連續(xù)的兩個64個bit內(nèi)，查找FAS信號。然后在這128個bit內(nèi)，使用64個48bit的比較器來和FAS信號進行比較。如圖3所示。

　　在電路處理時，首先把第一個時鐘周期的64bit數(shù)據(jù)緩存，再與下一個周期的64bit組合成為圖3中的128bit數(shù)據(jù)。在此128bit數(shù)據(jù)中，需要64個48bit的比較器，第一個比較器比較第1bit到第48bit的數(shù)據(jù)是否和FAS相同，第二個比較器比較第2bit到第49bit的數(shù)據(jù)是否和FAS相同，依此類推，第64個比較器比較第64bit到第112bit的數(shù)據(jù)是否和FAS相同。在下一個時鐘周期時，上述128bit的第65到128bit移動到圖3的第1到第64bit，重復(fù)上述過程。

　　在上述比較過程中，當(dāng)某個比較器的輸入數(shù)據(jù)和FAS相同時，給出指示信號。后續(xù)電路以輸出指示信號的比較器的第一個bit，作為整個輸出64bit的第1個bit，將上述輸入的128bit數(shù)據(jù)重新排列，送往下級電路。到此，整個幀定位電路的工作完成了。

　　從上述描述中，可以看到，傳統(tǒng)的幀定位電路，需要64個48bit的比較器同時工作，電路的規(guī)模大，功耗大。所以，需要對上述傳統(tǒng)幀定位電路進行優(yōu)化，以降低電路規(guī)模，減小電路功耗，提高電路工作速率。

　　優(yōu)化的幀定位方法

　　尋找FAS的過程，其實就是在并行的128bit數(shù)據(jù)中尋找0xF6F6F6282828的過程，對幀定位過程進行優(yōu)化，可以考慮對48位的比較器進行優(yōu)化。

　　本文提出了一種優(yōu)化的幀定位處理方法，原理框圖如圖4所示。

　　首先，輸入進來的64bit先延時一拍，再和下一周期來的數(shù)據(jù)組合起來，成為128bit數(shù)據(jù)。在此128bit數(shù)據(jù)中，使用64個24位比較器，每個比較器和0xF6F6F6進行比較。第1個比較器接128bit數(shù)據(jù)的第1到第24位，第2個比較器接第2位到第25位……，第64個比較器接第64位到87位。當(dāng)其中任何一個比較器找到0xF6F6F6時，給出指示信號，后邊的數(shù)據(jù)重排電路，根據(jù)給出指示信號的比較器的位置，對數(shù)據(jù)進行重新排列，將此比較器輸入的第1bit作為整個輸出數(shù)據(jù)的第1bit，依次排列64bit數(shù)據(jù)進行輸出。

　　在數(shù)據(jù)重排電路輸出的64bit數(shù)據(jù)后，需要再連接一個24bit的比較器，這個比較器，對重新排列后的數(shù)據(jù)的第25到48bit進行比較，看數(shù)據(jù)是否為0x282828。當(dāng)前面的比較器和后一個比較器同時給出指示信號時，即表示同時找到了0xF6F6F6和0x282828，并且這兩個數(shù)據(jù)是相連接的。即找出了FAS信號，此時給出幀頭指示信號。

　　仿真驗證

　　對以上描述的過程使用Modelsim進行仿真，仿真圖如圖5所示。

　　從圖5可以看出，在輸入數(shù)據(jù)DataIn中含有FAS信號時，24bit比較器給出了指示信號SelBus，SelBus由原來的全0變化為其中一個bit變?yōu)?，此時數(shù)據(jù)重排電路已開始工作，將輸出的數(shù)據(jù)按SelBus指示信號進行輸出重排，并且在重排后，對數(shù)據(jù)排列的順序進行鎖定。在下一個時鐘周期中，后續(xù)的比較器對重排的數(shù)據(jù)的第25bit開始進行比較，比較正確后，輸出了FAS指示信號

　　結(jié)束語

　　隨著通信技術(shù)的發(fā)展，數(shù)據(jù)傳輸?shù)乃俾试絹碓礁?，電路?guī)模越來越大。而大規(guī)模的電路要同時進行高速運行時，無論對于FPGA還是ASIC，都是巨大的挑戰(zhàn)，有時甚至不能成功，所以就需要對電路的規(guī)模進行優(yōu)化以降低電路規(guī)模。本文提出的幀定位電路，對原有的幀定位電路有很大的優(yōu)化。

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