完整的HART兼容型4mA至20mA解決方案(一)

AD5422 輸出電流設(shè)置為4 mA、12 mA和20mA。對(duì)于所有這三個(gè)輸出電流值，有帶通濾波器時(shí)的結(jié)果十分相似，不過電流輸出值增加時(shí)，寬帶寬噪聲也略有增加。在輸出電流為4 mA的情況下，使用和不使用HCF_TOOL-31帶通濾波器時(shí)，測(cè)得的均方根值分別為143μV rms和1.4μV rms。這兩個(gè)值均在要求的2.2 mV rms（使用HART濾波器）和138 mVrms（不使用HART濾波器的寬帶噪聲）規(guī)范內(nèi)。在輸出電流為12 mA的情況下，使用和不使用HCF_TOOL-31帶通濾波器時(shí)，測(cè)得的均方根值分別為158μV rms和2.1μV rms，這兩個(gè)值同樣都在HART協(xié)議規(guī)范要求的范圍內(nèi)。

圖6. HART規(guī)范測(cè)試電路

圖7和圖8分別顯示4 mA和12 mA輸出電流的示波器曲線圖。注意，濾波器的通帶增益為10。每個(gè)曲線圖上的通道1和通道2分別顯示濾波器的輸入和輸出。

圖7. 輸出電流為4 mA時(shí)HART濾波器輸入（通道1）和輸出（通道2）端的噪聲

圖8. 輸出電流為12 mA時(shí)HART濾波器輸入（通道1）和輸出（通道2）端的噪聲

模擬變化率

此規(guī)范可確保當(dāng)設(shè)備調(diào)節(jié)電流時(shí)，模擬電流的最大變化率不會(huì)干擾HART通信。電流的階躍變化會(huì)擾亂HART信號(hào)。仍然使用如圖6所示的相同測(cè)試電路。為進(jìn)行這個(gè)測(cè)試，AD5422被編程為輸出一個(gè)4 mA至20 mA切換的周期波形，該波形在兩個(gè)值上都沒有延遲，以獲得最大變化率。為了符合HART規(guī)范，濾波器輸出端波形的峰值電壓不能大于150 mV。符合這一要求可確保模擬信號(hào)的最大帶寬處于規(guī)定的直流至25 Hz頻帶中。

AD5422輸出從4 mA變?yōu)?0 mA的正常時(shí)間約為10μs。這個(gè)速度顯然太快，而且會(huì)對(duì)HART網(wǎng)絡(luò)造成重大破壞。為了降低變化率，AD5422提供了兩種特性：一是在CAP1和CAP2引腳處連接電容，二是提供內(nèi)部線性數(shù)字壓擺率控制功能（詳情請(qǐng)參考AD5422數(shù)據(jù)手冊(cè)）。對(duì)于較快的壓擺率，可在與AD5422通信的控制器/FPGA上實(shí)施一個(gè)非線性數(shù)字斜坡發(fā)生器。

要使帶寬降低到25 Hz以下，需要在CAP1和CAP2引腳處連接非常大的電容值。最佳解決方案是結(jié)合使用外部電容和AD5422的數(shù)字壓擺率控制功能。兩個(gè)電容C1和C2的作用是降低模擬信號(hào)的變化率；不過還不足以滿足規(guī)范。使能壓擺率控制功能可以為變化率的設(shè)置提供靈活性。

圖9. AD5422輸出（通道1）和HART濾波器輸出（通道2），SR時(shí)鐘= 3，SR階躍= 2，C1 = 4.7 nF，C2 = NC

圖9顯示了AD5422的輸出和HART濾波器的輸出。濾波器輸出端的峰值電壓為82 mV，處于規(guī)定范圍以內(nèi)。壓擺率設(shè)置為SR時(shí)鐘= 3和SR階躍= 2，從4 mA至20 mA的轉(zhuǎn)換時(shí)間設(shè)為約120 ms，C1 = 4.7 nF，C2未連接。如果這個(gè)變化率太低，可以縮短壓擺時(shí)間。采用C1 = 4.7 nF且C2未連接的電路配置時(shí)，可以發(fā)現(xiàn)壓擺時(shí)間設(shè)為80 ms（SR時(shí)鐘= 1，SR階躍= 2）時(shí)，所得到的模擬變化率符合HART規(guī)范。然而，如果將壓擺時(shí)間進(jìn)一步縮短至60 ms（SR時(shí)鐘= 0，SR階躍=2），則會(huì)導(dǎo)致結(jié)果超出150 mV規(guī)格范圍。從CAP1連接至AVDD的電容可用于抵消濾波器輸出端因壓擺時(shí)間過快而導(dǎo)致的峰值電壓增加。然而，選擇此值時(shí)必須小心，因?yàn)樗鼤?huì)影響“