頻率合成器的高性能架構(gòu)實(shí)現(xiàn)技術(shù)

圖3：在這種方法中，DDS用作鎖相環(huán)合成器中的頻率參考源。

PLL可以認(rèn)為是提供跟蹤濾波功能，這是很有益的，因?yàn)樗軜O大地衰減DDS輸出端的多余取樣信號(hào)以及由下變頻過(guò)程產(chǎn)生的其它信號(hào)。根據(jù)可以容忍的雜散信號(hào)電平，可以要求PLL對(duì)電平已經(jīng)很低的近端雜散信號(hào)進(jìn)行少許衰減或不做額外衰減。這樣，PLL的環(huán)路帶寬可以保持比傳統(tǒng)PLL合成器中的實(shí)際帶寬大許多，從而提高頻率切換速度。PLL參考頻率可以做得比DDS頻率步長(zhǎng)高出許多，分頻比則非常小，從而實(shí)現(xiàn)優(yōu)異的相位噪聲性能。由于更大的環(huán)路帶寬等同于特定偏移處更大的環(huán)路增益，而且來(lái)自相位檢測(cè)器的噪聲貢獻(xiàn)更低，因此VCO貢獻(xiàn)的噪聲成份也可以得到有效降低。

值得注意的是，對(duì)這種架構(gòu)中的頻率規(guī)劃細(xì)節(jié)必須仔細(xì)斟酌。參考振蕩器、DDS時(shí)鐘源和PLL參考源的頻率必須相對(duì)于要求的信道間隔加以仔細(xì)選擇，以便最大限度地降低所需參考發(fā)生硬件的復(fù)雜性，避免產(chǎn)生不能被濾除的近端雜散信號(hào)。

如上所述，許多DDS IC具有頻率和相位調(diào)制功能，而這些功能可能在要求調(diào)制后輸出的場(chǎng)合用得到，例如產(chǎn)生頻率調(diào)制連續(xù)波（FMCW）雷達(dá)系統(tǒng)要求的線性頻率斜坡場(chǎng)合。在實(shí)際應(yīng)用中，為了盡量減少雜散信號(hào)輸出，最好是增加使用更精巧架構(gòu)的調(diào)制電路，比如通過(guò)額外的跟蹤環(huán)路，如圖4所示。

圖4：為了盡量減少雜散輸出，正確的做法是增加使用更加精巧架構(gòu)的調(diào)制電路，比如通過(guò)額外的跟蹤環(huán)路。

特別是在寬帶系統(tǒng)中，通過(guò)使用前饋技術(shù)可以極大地提高頻率切換速度，案例見(jiàn)圖5。當(dāng)接收到一個(gè)改變頻率的命令時(shí)，環(huán)路被斷開(kāi)，VCO控制電壓隨后受DAC的控制，并到達(dá)一個(gè)預(yù)期對(duì)應(yīng)所需新輸出頻率的值。接著環(huán)路再次閉合，同時(shí)PLL開(kāi)始消除任何殘留的相位與頻率誤差。在實(shí)際應(yīng)用中，控制電壓會(huì)很快調(diào)整到接近要求的值，而且由于PLL只需消除很小的殘留誤差，因此系統(tǒng)總的穩(wěn)定時(shí)間將得到顯著縮短。注意，除了加快穩(wěn)定過(guò)程外，這種安排實(shí)際上在環(huán)路中使用許多頻率轉(zhuǎn)換級(jí)的寬帶系統(tǒng)中已被證明是非常有用的，而如果不這樣做的話，PLL可能沒(méi)有足夠的捕獲帶寬來(lái)穩(wěn)定大的步長(zhǎng)。為了實(shí)現(xiàn)信道改變過(guò)程中嚴(yán)格受控的時(shí)間順序，控制邏輯功能最好由FPGA來(lái)完成。在實(shí)際使用時(shí)，對(duì)于擁有串行控制接口的器件來(lái)說(shuō)，寫(xiě)入要求的寄存器數(shù)據(jù)所需的時(shí)間可能是決定可以實(shí)現(xiàn)的切換時(shí)間中最重要的因素。

圖5：通過(guò)這種前饋技術(shù)可以提高合成器的頻率切換速度。

基于上述技術(shù)的實(shí)用微波頻率合成器可以同時(shí)實(shí)現(xiàn)低雜散信號(hào)電平、很快的切換速度和優(yōu)秀的相位噪聲，同時(shí)還能提供頻率調(diào)制（FM）和相位調(diào)制功能。通過(guò)仔細(xì)地選擇架構(gòu)和頻率規(guī)劃，同時(shí)在基于現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）的邏輯控制下使用現(xiàn)代PLL合成器和DDS IC，我們完全可以在高功效和高空間效率的封裝中實(shí)現(xiàn)這種高性能的設(shè)計(jì)（圖6）。

圖6：在FPGA控制的架構(gòu)中組合使用PLL和DDS IC能以高功效和高空間效率的封裝提供所需的性能等級(jí)。