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使用MATLAB和Simulink算法創(chuàng)建FPGA原型（一）

作者：時間：2013-10-15 來源：網(wǎng)絡(luò)

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ebkit-text-size-adjust: auto; orphans: 2; widows: 2; webkit-text-stroke-width: 0px">　　為了明智確定所需的小數(shù)位數(shù)，在開始HDL編碼過程之前，工程師需要某種方法來比較浮點仿真結(jié)果與定點仿真結(jié)果。增加小數(shù)位數(shù)可以減小量化誤差；不過，這種方法需要增加字長（區(qū)域增多、功耗升高）。

　　例如，圖5展示了DDC濾波器鏈路中低通濾波器第一階段浮點與定點仿真結(jié)果的差異。這些差異是因定點量化所致。上方圖形顯示了浮點與定點仿真結(jié)果的重疊效果。下方圖形顯示了圖中每一點的量化誤差。工程師可能需要根據(jù)設(shè)計規(guī)范來增加小數(shù)位數(shù)以減小由此引出的量化誤差。

　　圖5展示了DDC濾波器鏈路中低通濾波器第一階段浮點與定點仿真結(jié)果的差異。

　　除了選擇小數(shù)位數(shù)之外，工程師還需要優(yōu)化字長，實現(xiàn)低功耗和區(qū)域優(yōu)化的設(shè)計。

　　在DDC案例研究中，工程師使用Simulink定點模塊組將部分數(shù)字濾波器鏈路的字長減少了8位之多（圖6）。

　　工程師使用Simulink定點模塊組將部分數(shù)字濾波器鏈路的字長減少了8位之多

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